添加&配置Zynq UltraScale+ MPSoc IP 双击该IP,在Clock Configuration -> Output Clocks -> Low Power Domain Clocks -> PL Fabric Clocks中设置见上图。 这个PL Fabric Clocks就是PS提供给PL的100MHz时钟。 最终将pl_clk0引出,得到下图。 执行Generate Output Products和Create HDL Wrapper,最后修改顶层文件如下:...
vivado中zynq设置如下图: 图中可知GPIO中MIO和EMIO都不选择,但要打开M_AXI_GP接口(这里选择M_AXI_GP0)和复位管脚,如下图: 当然用到了PL部分逻辑则至少需要一个时钟输出到PL部分,这里选择FCLK_CLK0输出50MHz,如下图: 推荐加入zynq后,不要自动连接,再加入gpio并位宽设置为3,具体设置如下图: GPIO设置好后,...
图中可知GPIO中MIO和EMIO都不选择,但要打开M_AXI_GP接口(这里选择M_AXI_GP0)和复位管脚,如下图 当然用到了PL部分逻辑则至少需要一个时钟输出到PL部分,这里选择FCLK_CLK0输出50MHz,如下图 推荐加入zynq后,不要自动连接,再加入gpio并位宽设置为3,具体设置如下图 GPIO设置好后,再点击上面的蓝色字体的自动连接,...
vivado中zynq设置如下图: 图中可知GPIO中MIO和EMIO都不选择,但要打开M_AXI_GP接口(这里选择M_AXI_GP0)和复位管脚,如下图: 当然用到了PL部分逻辑则至少需要一个时钟输出到PL部分,这里选择FCLK_CLK0输出50MHz,如下图: 推荐加入zynq后,不要自动连接,再加入gpio并位宽设置为3,具体设置如下图: GPIO设置好后,...
将M_AXI_GP0_ACLK连接FCLK_CLK0 点击Run_Block_Automation 点击校验 3.生成顶层HDL文件,以及产生比特流文件 Create HDL Wrapper 修改顶层文件,也就是上一步生成Wrapper文件,在端口中添加自己模块的端口。 在下面例化led_twinkle模块,并连接端口。 然后生成比特流文件(图略),导出硬件。
选择PS-PL Configuration,Enable M_AXI_GP0 interface 选择General , Enable Clock Resets 并且选择 FCLK_RESET0_N ,如下: 选择Clock Configuration,在PL Fabric Clocks 中 选择 FCLK_CLK0 在MIO Configuration中只留下UART1,其他的如ENET0等都不选(这里和设计一一样) ...
使用鼠标左键,单击FCLK_CLK0,并拖动鼠标至M_AXI_GP0_ACLK,将这两个管脚短接起来: 在Sources窗口,右键点击design_1.bd文件,在弹出的菜单中,选择Generate Output Products…,并在随后弹出的对话框中点击Generate: 输出文件生成完毕后,点击OK: 在Sources窗口,右键点击design_1.bd文件,在弹出的菜单中,选择Create HDL...
图5-51:挂在ZYNQ芯片PL端晶振连接的FPGA引脚是U18(BANK34) 而后续介绍的ZYNQ芯片PS端ARM引脚上也有一个33.333333MHz时钟晶振,这是给整个ARM内核提供时钟驱动的。对应的PS端引脚一般是固定的,通常ZYNQ芯片有一个BANK500,上面有一个名为“PS_CLK_500”时钟引脚,就像单片机引脚,这个PS端时钟引脚不能随意更改。对应的...
注意:如果搭建 ZYNQ 的嵌入式最小系统只需要使用 ZYNQ 中的 PS 端,不需要PL端时,我们就将 PS 中与 PL 端交互的接口信号移除。 同样是在 Clock Configuration 页面,展开 PL Fabric Clocks,取消勾选 FCLK_CLK0,如下图所示: 点击左侧的 PS-PL Configuration 页面,然后在右侧展开 General 下的 Enable Clock Res...
这里对于cpu的时钟源选择,由寄存器ARM_CLK_CTRL(0XF8000120)控制,该寄存器时钟源选择的描述如下: 这里cpu的时钟源可以选择是IO还是DDR还是ARM的PLL,关于CPU后续时钟的配置,cpu6x4x3x2x1x这些时钟的配置,有一张更清晰的图,如下: 这里经过选择以后,可以控制输出到arm端的分频系数,这个分频系数在13:8位,然后通过24...