1.7、连接 FCLK_CLK0 到 M_AXI_GP0_ACLK,按 Ctrl+S 保存设计 1.8、选择 Block 设计,右键“Create HDL Wrapper…”,创建一个 Verilog 或 VHDL 文件,为 block design生成 HDL 顶层文件。 保持默认选项,点击“OK” 展开设计可以看到 PS 被当成一个普通 IP 来使用。 1.9、选择 block 设计,右键“Generate Outp...
全部选择,然后右键选择时钟,如下图所示 选择FCLK_CLK1时钟,因为此时钟为150Mhz,而APB总线时钟为FCLK_CLK0为50Mhz,用150Mhz时钟采样便于观测,然后一路默认完成。然后再生成bit文件。 调试过程 先在SDK中启动PL DMA PS部分的测试程序,停在main函数处。 然后在vivado中programdevice,启动ILA调试窗口。 选择“Trigger ...
进入设置界面,我们把所有的接口去掉,只留下FIXED_IO。 <1> PS-PL Configuration->General->Enable Clock Resets->去掉FCLK_RESET0_N <2> PS-PL Configuration->GP Master AXI Interface->去掉 M AXI GP0 interface <3> Clock Configuration->PL Fabric Clocks->去掉FCLK_CLK0 <4>DDRCongiguration->去掉Enab...
弹出Create Interface Port选项卡,输入Interface name为AXI_GP0,VLNV和Mode使用默认设定,点击OK。 选中FCLK_CLK0,右键菜单中选择Create Interface Port...,配置名称为FCLK_CLK_100M,如图所示。 选中FCLK_RESET0_N,右键菜单中选择Create Interface Port...,配置名称为FCLK_RESET_N,如图所示。 完成这3个接口引出后,...
将FCLK_CLK0 设置为 200M,作为 GMII to RGMII IP 核内部 IDELAYCTRL 的参考时钟。 GMII to RGMII IP 配置 添加GMII to RGMII IP 核。 在HR BANK 中,IP 核中 RGMII 接口的接收数据信号和控制信号需要通过 IDELAYE2 来调整信号输入延时,使其时序满足建立和保持时间约束。因此需要在 IP 核包含与 IDELAYE2 ...
时钟配置:使用FCLK_CLK0用于PS端给PL端时钟信号,按照下图(由于原矿板上PL端的晶振并未焊接,只能使用PS端提供的时钟信号;PL端会在后面点灯时候用到) 设置内存参数:选择内存为DDR3,数据位宽为16Bit,由于板子上用的不是镁光的内存,我们只能使用镁光128M的内存代替,数据线PCB延迟设置为0.106,按照下图: ...
PL Fabric Clocks-FCLK_CLK0: 100MHZ 这个时钟可以用于提供给PLL使用。 点击左侧的 Clock Configuration 页面,该界面主要是配置ZYNQ PS 中的时钟频率。比如输入时钟默认是 33.33333Mhz,这与我们开发板上的 PS 端输入时钟频率相同。对于 CPU 的时钟、 DDR 的时钟以及其它外设的时钟, 我们直接保持默认设置即可。如下...
双击内核IP，点击Clock Configuration->PL Fabric Clocks，将FCLK_CLK0的时钟频率修改为100Mhz 编辑 添加TimerA IP；编辑 依次点击上方的自动设计，完成SOC搭建；编辑 点击BD设计，并创建顶层文件 编辑 生成比特流文件；编辑 在生成比特流文件后，将其导入SDK；点击Export->Export Hardware，导出硬件；然后点击Launch SDK...
在本次实验中,Processor System Reseet接收ZYNQ7 PS输出的异步复位信号FCLK_RESET0_N,然后产生一个同步到PL时钟源FCLK_CLK0的复位信号peripheral_aresetn,用于复位PL端的各外设模块。如下图所示: 图5.3.9 Processor System Reset 最后我们再来看一下设计中的时钟信号,如下图所示: 图5.3.10 时钟信号 从图5.3....
选中FCLK_CLK0引出的走线,右键点击Delete删除掉 再右键点击Make External 这一步的目的是让我们写的BRAM控制Verilog代码的输入时钟为PS的时钟 之后点击Run Connection Automation即可 第二步:更新Block Design的Create HDL Wrapper,Generate output Products 可以观察到Block Design 的顶层输入输出信号已经把BRAM中的信号添...