在【PS-PL Configuration】-【AXI Non Source Enablement】-【GP Master AXI Interface】中取消勾选M_AXI_GP0_interface 在【PS-PL Configuration】-【General】-【Enable Clock Resets】中取消勾选FCLK_RESET0_N 在【Clock Configuration】中取消选择【PL Fabric Clocks】下属FCLK_CLK0时钟 完成生成 配置完成后得到...
1.7、连接 FCLK_CLK0 到 M_AXI_GP0_ACLK,按 Ctrl+S 保存设计 1.8、选择 Block 设计,右键“Create HDL Wrapper…”,创建一个 Verilog 或 VHDL 文件,为 block design生成 HDL 顶层文件。 保持默认选项,点击“OK” 展开设计可以看到 PS 被当成一个普通 IP 来使用。 1.9、选择 block 设计,右键“Generate Outp...
图中可知GPIO中MIO和EMIO都不选择,但要打开M_AXI_GP接口(这里选择M_AXI_GP0)和复位管脚,如下图: 当然用到了PL部分逻辑则至少需要一个时钟输出到PL部分,这里选择FCLK_CLK0输出50MHz,如下图: 推荐加入zynq后,不要自动连接,再加入gpio并位宽设置为3,具体设置如下图: GPIO设置好后,再点击上面的蓝色字体的自动...
在本次实验中,Processor System Reseet接收ZYNQ7 PS输出的异步复位信号FCLK_RESET0_N,然后产生一个同步到PL时钟源FCLK_CLK0的复位信号peripheral_aresetn,用于复位PL端的各外设模块。如下图所示: 图5.3.9 Processor System Reset 最后我们再来看一下设计中的时钟信号,如下图所示: 图5.3.10 时钟信号 从图5.3....
选择FCLK_CLK1时钟,因为此时钟为150Mhz,而APB总线时钟为FCLK_CLK0为50Mhz,用150Mhz时钟采样便于观测,然后一路默认完成。然后再生成bit文件。 调试过程 先在SDK中启动PL DMA PS部分的测试程序,停在main函数处。 然后在vivado中programdevice,启动ILA调试窗口。
FCLK_CLK1输出200MHz时钟作为BRAM的工作时钟。 图179 图180 在BLOCK DESIGN界面的"Address Editor"选项中配置BRAM大小为512KByte。 图181 配置数据位宽为512,BRAM接口数量为1。 图182
选择Clock Configuration,在PL Fabric Clocks 中 选择 FCLK_CLK0 在MIO Configuration中只留下UART1,其他的如ENET0等都不选(这里和设计一一样) 点击ok: 好,现在到我们比较重要的地方了,添加GPIO的IP。点击添加IP按钮 双击添加AXI GPIO后: 右键AXI GPIO,选择Block Properties,修改名称 ...
ZYNQ IP 提供的FCLK_CLK0用于AXI 数据传输的时钟，这个时钟给定值要根据数据传输情况给定，不能设置太高...
当然用到了PL部分逻辑则至少需要一个时钟输出到PL部分,这里选择FCLK_CLK0输出50MHz,如下图: 推荐加入zynq后,不要自动连接,再加入gpio并位宽设置为3,具体设置如下图: GPIO设置好后,再点击上面的蓝色字体的自动连接,即可得到上面的连接,这样可以减少手动连接量。
选中FCLK_CLK0，右键菜单中选择CreateInterface Port...，配置名称为FCLK_CLK_100M，如图所示。选中FCLK...