1.6、按照默认点击“OK”. 1.7、连接 FCLK_CLK0 到 M_AXI_GP0_ACLK,按 Ctrl+S 保存设计 1.8、选择 Block 设计,右键“Create HDL Wrapper...”,创建一个 Verilog 或 VHDL 文件,为 block design生成 HDL 顶层文件。 1.9、选择 block 设计,右键“Generate Output Products”,此步骤会生成 block 的输出文件,...
本设计基于黑金 ZYNQ7035 开发板,将 PS 的 ENET0 连接网口 1,将 ENET1 通过 EMIO 引出为 GMII 接口,将其与 GMII to RGMII IP 核连接后转换成 RGMII 接口,然后与网口 2 连接。 ZYNQ IP 配置 配置ETH0 和 ETH1,将 ETH1 及其 MDIO 通过 EMIO 引出,如图所示。 将FCLK_CLK0 设置为 200M,作为 GMII to...
双击内核IP，点击Clock Configuration->PL Fabric Clocks，将FCLK_CLK0的时钟频率修改为100Mhz 编辑 添加TimerA IP；编辑 依次点击上方的自动设计，完成SOC搭建；编辑 点击BD设计，并创建顶层文件 编辑 生成比特流文件；编辑 在生成比特流文件后，将其导入SDK；点击Export->Export Hardware，导出硬件；然后点击Launch SDK...
配置外设IO,设置使用NAND UART1如图 时钟配置:使用FCLK_CLK0用于PS端给PL端时钟信号,按照下图(由于原矿板上PL端的晶振并未焊接,只能使用PS端提供的时钟信号;PL端会在后面点灯时候用到) 设置内存参数:选择内存为DDR3,数据位宽为16Bit,由于板子上用的不是镁光的内存,我们只能使用镁光128M的内存代替,数据线PCB延迟...
只不过今天要多留个FCLK_CLK0_0端口,因为荔枝糖HEX的PL侧是没有外挂晶振,所以需要通过PS侧给PL侧生成时钟。这样的设计,我认为的优缺点如下:优点 PS侧为PL侧生成的时钟频率(<=250Mhz)任意,自由度比较高(见下图) 支持四路任意频率(见下图) 缺点 开发时候不能仅开发PL侧,必须要配置ZYNQ的IP核(打开PS侧),为...
选择FCLK_CLK1时钟,因为此时钟为150Mhz,而APB总线时钟为FCLK_CLK0为50Mhz,用150Mhz时钟采样便于观测,然后一路默认完成。然后再生成bit文件。 调试过程 先在SDK中启动PL DMA PS部分的测试程序,停在main函数处。 然后在vivado中programdevice,启动ILA调试窗口。
Step11:在你点击了OK后,你会发现DDR以及FICED_IO自动的延伸出来,然后把时钟FCLK_CLK0和M_AXI_GPI0_ACLK连接,其实就是给M_AXI_GP0_ACLK提供一个时钟。方法:当把鼠标靠近的时候会自动连接。 产生HDL和约束文件 Setp1:接下来依然是,右键单击Block文件,文件选择Generate the Output Products,是文件得到一定的约束...
番外篇:对[3:0]web信号的实验 上节我们创建了Block Design(如下图所示),并且完成了PS端对BRAM的读写 本次实验,我们将在PL端编写Verilog代码, 实现对BRAM的读写 第一步:将Block Design中的BRAM改为双口RAM,并make extern出所有引脚 选中FCLK_CLK0引出的走线,右键点击Delete删除掉 ...
弹出Create Interface Port选项卡,输入Interface name为AXI_GP0,VLNV和Mode使用默认设定,点击OK。 选中FCLK_CLK0,右键菜单中选择Create Interface Port...,配置名称为FCLK_CLK_100M,如图所示。 选中FCLK_RESET0_N,右键菜单中选择Create Interface Port...,配置名称为FCLK_RESET_N,如图所示。
图中可知GPIO中MIO和EMIO都不选择,但要打开M_AXI_GP接口(这里选择M_AXI_GP0)和复位管脚,如下图 当然用到了PL部分逻辑则至少需要一个时钟输出到PL部分,这里选择FCLK_CLK0输出50MHz,如下图 推荐加入zynq后,不要自动连接,再加入gpio并位宽设置为3,具体设置如下图 ...