作为一个额外的好处,当 PS 是主机时,DMA 控制器减少了 Zynq SoC 的 ARM Cortex-A9 MPCore 处理器的负载。在不使用 DMA 控制器的情况下,从 PS 到 PL 端的最大传输速率为 25Mbytes/sec。 总而言之,在 PS 和 PL 之间使用了惊人的 14.4Gbytes/sec(115.2Gbits/sec)的理论带宽! 创建AXI外设 这一节将使用...
ZYNQ分为PS和PL两部分,PS端即ARM,PL即FPGA。在使用ZYNQ的时候不免需要PS和PL端进行通信。大多是情况下PS作为主端,PL作为从端,通过AXI总线实现PS-PL端的通信。本文主要介绍PL(即FPGA)如何配置的。 1.点击Create Block Design,添加ZYNQ7 Processing System IP 2.双击打开ZYNQ7 Processing System,下图所示表示PS作为...
(1)ZYNQ中PS端MIO操作 (2)ZYNQ中PS端MIO中断 (3)ZYNQ中PS端UART通信 (4)ZYNQ中PS端XADC读取 1.读写DDR底层结构zynq 7000 SOC的HP口是High-Performance Ports的缩写,如下图所示,一共有4个HP接口,HP接口是AXI Slave设备,我们可以通过这4个HP接口实现高带宽的数据交互。实现PL读写PS端挂载的DDR需要使用HP接口。
ZYNQ分为PS和PL两部分,PS端即ARM,PL即FPGA。在使用ZYNQ的时候不免需要PS和PL端进行通信。大多是情况下PS作为主端,PL作为从端,通过AXI总线实现PS-PL端的通信。本文主要介绍PL(即FPGA)如何配置的。 Block Design创建 1.点击Create Block Design,添加ZYNQ7 Processing System IP 2.双击打开ZYNQ7 Processing System,...
ZYNQ平台PL与PS之间进行数据交互主要依靠AXI4协议,本篇主要介绍如何使用AXI_GP接口进行数据交互。 在介绍具体实现过程之前,我们首先要清楚AXI_GP接口的特点以及适用范围。 1.1接口数量 在ZYNQ中,总共包含四组AXI_GP接口,具体如下表所示,其主从名称是以PS作为基准进行命名。
例如AXI_HP接口,主机就是PL,而箭头连接的一段是PS,那么PS就是从机。 6.读写时序的控制 主要的问题集中于PL什么时候写数据;PL什么时候读数据。简单的一种控制就是PL自己控制,例如先写5个数据,在读5个数据,为了增加点难度,我们可以这样设计,用PS来通知PL什么时候写,什么时候读。那么又涉及到了两者的通信,而...
ZYNQ中虽然包含PS端和PL端,但是整个设计是以ARM处理器为中心的,PS端的ARM内核可以独立于PL端运行;虽然PL端也可以独立于PS端运行,但是PL的配置是由PS端完成的,所以不能采用传统的固化FLASH的方式固化PL端程序。 PS端和PL端通信是通过AXI接口协议连接,这个协议是AMBA的一部分,是一种高性能、高带宽、低延迟的片内...
ZYNQ-基于BRAM的PS和PL数据交互 学习内容 本文介绍关于AXI BRAM控制器的相关内容,针对数据量较少、地址不连续、长度不规则的情况,通过 BRAM 来进行数据的交互。 开发环境 vivado18.3&SDK,PYNQ-Z2开发板。 AXI BRAM控制器 简介 BRAM控制器可以用于与 AXI 互连和系统主设备的集成,以与本地块 RAM 进行通信。 内核...
本文测试板子为正点原子领航者ZYNQ 7020,通过对Xilinx内部自定义AXI-lite IP核进行简单修改,实现PL读取PS端的DDR数据,对数据进行处理后再写入PS端的DDR,然后PS端在SDK内读取PL端写入DDR的数据。本文仅当一个简单测试记录 首先点击Tools创建一个AXI-Lite IP核 ...
1、初始化PS端的配置数据(使用xilinx硬件配置工具提供的)2、用bitstream文件烧写PL端3、加载第二阶段BootLoader或者逻辑代码到DDR内存4、却换到第二阶段BootLoader或者逻辑代码运行 FSBL流程图 下图是一个简单的FSBL流程图: 12.5、第二阶段启动流程:Second Stage Bootloader ...