1.6、按照默认点击“OK”. 1.7、连接 FCLK_CLK0 到 M_AXI_GP0_ACLK,按 Ctrl+S 保存设计 1.8、选择 Block 设计,右键“Create HDL Wrapper...”,创建一个 Verilog 或 VHDL 文件,为 block design生成 HDL 顶层文件。 1.9、选择 block 设计,右键“Generate Output Products”,此步骤会生成 block 的输出文件,...
3.自动完成了外设IP的AXI-Lite端口与ZYNQ7 Processing System的连接,默认接法是ZYNQ的FCLK_CLK0作为外设AXI时钟,Processor System Reset产生外设复位信号连接到所有外设的复位端口。 4.将AXI GPIO的引脚引出。 可以使用“Regenerate Layout”,重新布局Block Design。 图9 Step6: 在“Address Editor”中查看、修改外设...
双击内核IP，点击Clock Configuration->PL Fabric Clocks，将FCLK_CLK0的时钟频率修改为100Mhz 编辑 添加TimerA IP；编辑 依次点击上方的自动设计，完成SOC搭建；编辑 点击BD设计，并创建顶层文件 编辑 生成比特流文件；编辑 在生成比特流文件后，将其导入SDK；点击Export->Export Hardware，导出硬件；然后点击Launch SDK...
本设计基于黑金 ZYNQ7035 开发板,将 PS 的 ENET0 连接网口 1,将 ENET1 通过 EMIO 引出为 GMII 接口,将其与 GMII to RGMII IP 核连接后转换成 RGMII 接口,然后与网口 2 连接。 ZYNQ IP 配置 配置ETH0 和 ETH1,将 ETH1 及其 MDIO 通过 EMIO 引出,如图所示。 将FCLK_CLK0 设置为 200M,作为 GMII to...
当然用到了PL部分逻辑则至少需要一个时钟输出到PL部分,这里选择FCLK_CLK0输出50MHz,如下图: 推荐加入zynq后,不要自动连接,再加入gpio并位宽设置为3,具体设置如下图: GPIO设置好后,再点击上面的蓝色字体的自动连接,即可得到上面的连接,这样可以减少手动连接量。
选择FCLK_CLK1时钟,因为此时钟为150Mhz,而APB总线时钟为FCLK_CLK0为50Mhz,用150Mhz时钟采样便于观测,然后一路默认完成。然后再生成bit文件。 调试过程 先在SDK中启动PL DMA PS部分的测试程序,停在main函数处。 然后在vivado中programdevice,启动ILA调试窗口。
在本次实验中,Processor System Reseet接收ZYNQ7 PS输出的异步复位信号FCLK_RESET0_N,然后产生一个同步到PL时钟源FCLK_CLK0的复位信号peripheral_aresetn,用于复位PL端的各外设模块。如下图所示: 图5.3.9 Processor System Reset 最后我们再来看一下设计中的时钟信号,如下图所示: 图5.3.10 时钟信号 从图5.3....
只不过今天要多留个FCLK_CLK0_0端口,因为荔枝糖HEX的PL侧是没有外挂晶振,所以需要通过PS侧给PL侧生成时钟。这样的设计,我认为的优缺点如下:优点 PS侧为PL侧生成的时钟频率(<=250Mhz)任意,自由度比较高(见下图) 支持四路任意频率(见下图) 缺点 开发时候不能仅开发PL侧,必须要配置ZYNQ的IP核(打开PS侧),为...
选中FCLK_CLK0，右键菜单中选择CreateInterface Port...，配置名称为FCLK_CLK_100M，如图所示。选中FCLK...
使用鼠标左键,单击FCLK_CLK0,并拖动鼠标至M_AXI_GP0_ACLK,将这两个管脚短接起来: 在Sources窗口,右键点击design_1.bd文件,在弹出的菜单中,选择Generate Output Products…,并在随后弹出的对话框中点击Generate: 输出文件生成完毕后,点击OK: 在Sources窗口,右键点击design_1.bd文件,在弹出的菜单中,选择Create HDL...