当你在Vivado中打开一个新的Block Design并添加Zynq处理器时，处理器模块上的fixed_io选项卡会展示具体的信号连接。点击fixed_io标签，你会看到详细的信号列表，包括54个MIO（可配置I/O引脚）以及DDR_VRN和DDR_VRP等信号。这些信号涵盖了诸如PS（处理系统）的时钟和复位信号等系统级连接。MIO是Zynq处理...
在我们本次设计中只有一个 IP 模块, 在左侧确认勾选 processing_system7_0,然后点击“ OK”。 此时ZYNQ7 PS 模块引出了两组外部接口,分别是 DDR 和 FIXED_IO, 引出的接口将会被分配到 ZYNQ器件具体的引脚上。大家也可以通过点击 ZYNQ7 PS 模块接口处的加号“+”, 来展开这两组接口,观察其中都有哪些信号。
在Diagram界面双击。 进入设置界面,我们把所有的接口去掉,只留下FIXED_IO。 <1> PS-PL Configuration->General->Enable Clock Resets->去掉FCLK_RESET0_N <2> PS-PL Configuration->GP Master AXI Interface->去掉 M AXI GP0 interface <3> Clock Configuration->PL Fabric Clocks->去掉FCLK_CLK0 <4> DDR...
图中可知GPIO中选择使用EMIO,并选择位宽(这里例子中选择3);其vivado中连接如下图: 上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上。 软...
Step4: 点击“Run Block Automation”,其作用是完成ZYNQ7 Processing System专用引脚的连接,包括FIXED_IO和DDR引脚的连接。 图8 Step5: 点击“Run Connection Automation”,其作用是自动完成ZYNQ与外设的连接,连接是按照工具对于用户所设计系统的理解,如果需要进行修改,可以手动更改Block中的连线。该操作工具会默认增加...
比如Vivado工具会自动生成处理系统的XDC约束文件,因此我们不需要手动对ZYNQ PS引出的接口(DDR和FIXED_IO)进行管脚分配。Generate完成后,在弹出的对话框中点击“OK”。在Sources窗口中,点击“IP Source”标签页,可以看到Generate过程生成的输出结果。 图1.3.28 block design生成的结果 3-3 在“Hierarchy”标签页再次...
(10)在 Diagram 界面里点击"Run Block Automation"完成对 ZYNQ7 Processing System IP核的配置,生成外部 ZYNQ 系统的外部链接 IO 管脚。 生成后的 ZYNQ 系统外部管脚如下,一个是 DDR 的接口,一个是 FIXED_IO。 (11)在 Source 窗口中选中 system.bd,右键并先后选择Generate Output Projects 和 Create HDL Wrapp...
上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上。 软件部分如下: 类似MIO方式(都为PS部分GPIO操作),设置为输出并设置输出使能,但要注意...
.FIXED_IO_ps_srstb(FIXED_IO_ps_srstb)); endmodule 重新编译一下工程,生成 bit 文件。转入SDK1. Launch SDK 1.再导出硬件,选择菜单 File->Export->Export Hardware…导出,包含bitstram 文件。 2.硬件导出后,选择菜单 File->Launch SDK,启动 SDK 开发环境 3.点击菜单 File -> New -> Application Projec...
上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上 软件部分如下 1#include <stdio.h>2#include"platform.h"3#include"xgpiops.h"45#de...