当你在Vivado中打开一个新的Block Design并添加Zynq处理器时，处理器模块上的fixed_io选项卡会展示具体的信号连接。点击fixed_io标签，你会看到详细的信号列表，包括54个MIO（可配置I/O引脚）以及DDR_VRN和DDR_VRP等信号。这些信号涵盖了诸如PS（处理系统）的时钟和复位信号等系统级连接。MIO是Zynq处理...
在Diagram界面双击。 进入设置界面,我们把所有的接口去掉,只留下FIXED_IO。 <1> PS-PL Configuration->General->Enable Clock Resets->去掉FCLK_RESET0_N <2> PS-PL Configuration->GP Master AXI Interface->去掉 M AXI GP0 interface <3> Clock Configuration->PL Fabric Clocks->去掉FCLK_CLK0 <4> DDR...
在我们本次设计中只有一个 IP 模块, 在左侧确认勾选 processing_system7_0,然后点击“ OK”。 此时ZYNQ7 PS 模块引出了两组外部接口,分别是 DDR 和 FIXED_IO, 引出的接口将会被分配到 ZYNQ器件具体的引脚上。大家也可以通过点击 ZYNQ7 PS 模块接口处的加号“+”, 来展开这两组接口,观察其中都有哪些信号。
(10)在 Diagram 界面里点击"Run Block Automation"完成对 ZYNQ7 Processing System IP核的配置,生成外部 ZYNQ 系统的外部链接 IO 管脚。 生成后的 ZYNQ 系统外部管脚如下,一个是 DDR 的接口,一个是 FIXED_IO。 (11)在 Source 窗口中选中 system.bd,右键并先后选择Generate Output Projects 和 Create HDL Wrapp...
自动添加的外部接口:(参考ug585文档)FIXED_IO, 是专用的内部固化的外设IO,作用?54个MIO口,DDR_VRN,DDR_VRP:DDR DCI voltage reference pin 2、s, refer to UG933, Zynq-7000 AP SoC PCB Design and Pin Planning Guide. PS_SRSTB:Debug system reset, active Low. Forces the system to enter a reset ...
此时ZYNQ7 PS 模块引出了两组外部接口,分别是 DDR 和 FIXED_IO,引出的接口将会被分配到 ZYNQ 器件具体的引脚上。大家也可以通过点击 ZYNQ7 PS 模块接口处的加号“+”,来展开这两组接口,观察其中 都有哪些信号。如下图所示: 2-12 本次实验不需要添加其它 IP,直接按快捷键 Ctrl+S 保存当前设计。接下来点击...
上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上。 软件部分如下: 类似MIO方式(都为PS部分GPIO操作),设置为输出并设置输出使能,但要注意...
Step4: 点击“Run Block Automation”,其作用是完成ZYNQ7 Processing System专用引脚的连接,包括FIXED_IO和DDR引脚的连接。 图8 Step5: 点击“Run Connection Automation”,其作用是自动完成ZYNQ与外设的连接,连接是按照工具对于用户所设计系统的理解,如果需要进行修改,可以手动更改Block中的连线。该操作工具会默认增加...
上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上。 软件部分如下: 类似MIO方式(都为PS部分GPIO操作),设置为输出并设置输出使能,但要注意...
这一步骤会将ZYNQ7 PS模块的DDR和FIXED_IO端口引出。 然后点击图 14.3.8中箭头2所指示的位置,弹出对话框如下图所示: 图14.3.9 自动连接 在左侧勾选“All Automation”,下面列出了会自动连接的模块及其接口。点击“OK”,工具会自动连接AXI BRAM Controller IP核的BRAM_PORTA接口和S_AXI接口。 连接完成后,在...