当你在Vivado中打开一个新的Block Design并添加Zynq处理器时，处理器模块上的fixed_io选项卡会展示具体的信号连接。点击fixed_io标签，你会看到详细的信号列表，包括54个MIO（可配置I/O引脚）以及DDR_VRN和DDR_VRP等信号。这些信号涵盖了诸如PS（处理系统）的时钟和复位信号等系统级连接。MIO是Zynq处理...
自动添加的外部接口:(参考ug585文档)FIXED_IO, 是专用的内部固化的外设IO,作用?54个MIO口,DDR_VRN,DDR_VRP:DDR DCI voltage reference pin 2、s, refer to UG933, Zynq-7000 AP SoC PCB Design and Pin Planning Guide. PS_SRSTB:Debug system reset, active Low. Forces the system to enter a reset ...
比如 Vivado 工具会自动生成处理系统的 XDC约束文件,因此我们不需要手动对 ZYNQ PS 引出的接口( DDR 和 FIXED_IO) 进行管脚分配。 Generate 完成后,在弹出的对话框中点击“ OK”。 在Sources 窗口中, 点击“ IP Source”标签页, 可以看到 Generate 过程生成的输出结果。 3) 在“ Hierarchy”标签页再次右键点击...
在Diagram界面双击。 进入设置界面,我们把所有的接口去掉,只留下FIXED_IO。 <1> PS-PL Configuration->General->Enable Clock Resets->去掉FCLK_RESET0_N <2> PS-PL Configuration->GP Master AXI Interface->去掉 M AXI GP0 interface <3> Clock Configuration->PL Fabric Clocks->去掉FCLK_CLK0 <4> DDR...
这会将 PS 端模块的属性设置好并配置好 DDR, FIXED_IO 输出 点击Run Connection Automation 这会自动给系统添加一个 Processor System Reset 模块,用于整个系统的重置 并将PS 模块和加法器模块的 axi 接口正确连接起来 ctrl+S 保存模块设计 按F6 Validate Design,确保没有报错 ...
Step4: 点击“Run Block Automation”,其作用是完成ZYNQ7 Processing System专用引脚的连接,包括FIXED_IO和DDR引脚的连接。 图8 Step5: 点击“Run Connection Automation”,其作用是自动完成ZYNQ与外设的连接,连接是按照工具对于用户所设计系统的理解,如果需要进行修改,可以手动更改Block中的连线。该操作工具会默认增加...
上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上。 软件部分如下: 类似MIO方式(都为PS部分GPIO操作),设置为输出并设置输出使能,但要注意...
FIXED_IO_ps_porb, FIXED_IO_ps_srstb, - gpio_rtl_tri_o); + led); inout [14:0]DDR_addr; inout [2:0]DDR_ba; inout DDR_cas_n; @@ -53,7 +53,7 @@ module design_1_wrapper inout FIXED_IO_ps_clk; inout FIXED_IO_ps_porb; ...
13、YNQ7 Processing System IP核的配置并将DDR与FIXED_IO Make External,如图9-15所示。中选择/processing_system7_0的时候,相应的IP核图形界面会变成高亮显示,表示其已被选中,并将会被自动配置。在弹出的Run Block Automation对话框中确保Apply Board Preset被勾选,否那么其只会将DDR与FIXED_IO 连接到顶层端口...