当你在Vivado中打开一个新的Block Design并添加Zynq处理器时，处理器模块上的fixed_io选项卡会展示具体的信号连接。点击fixed_io标签，你会看到详细的信号列表，包括54个MIO（可配置I/O引脚）以及DDR_VRN和DDR_VRP等信号。这些信号涵盖了诸如PS（处理系统）的时钟和复位信号等系统级连接。MIO是Zynq处理...
图中可知GPIO中选择使用EMIO,并选择位宽(这里例子中选择3);其vivado中连接如下图: 上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上。 软...
Step4: 点击“Run Block Automation”,其作用是完成ZYNQ7 Processing System专用引脚的连接,包括FIXED_IO和DDR引脚的连接。 图8 Step5: 点击“Run Connection Automation”,其作用是自动完成ZYNQ与外设的连接,连接是按照工具对于用户所设计系统的理解,如果需要进行修改,可以手动更改Block中的连线。该操作工具会默认增加:...
在我们本次设计中只有一个 IP 模块, 在左侧确认勾选 processing_system7_0,然后点击“ OK”。 此时ZYNQ7 PS 模块引出了两组外部接口,分别是 DDR 和 FIXED_IO, 引出的接口将会被分配到 ZYNQ器件具体的引脚上。大家也可以通过点击 ZYNQ7 PS 模块接口处的加号“+”, 来展开这两组接口,观察其中都有哪些信号。
上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上 软件部分如下 1#include <stdio.h>2#include"platform.h"3#include"xgpiops.h"45#de...
进入设置界面,我们把所有的接口去掉,只留下FIXED_IO。 <1> PS-PL Configuration->General->Enable Clock Resets->去掉FCLK_RESET0_N <2> PS-PL Configuration->GP Master AXI Interface->去掉 M AXI GP0 interface <3> Clock Configuration->PL Fabric Clocks->去掉FCLK_CLK0 ...
上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上。 软件部分如下: 类似MIO方式(都为PS部分GPIO操作),设置为输出并设置输出使能,但要注意...
Step4: 点击“Run Block Automation”,其作用是完成ZYNQ7 Processing System专用引脚的连接,包括FIXED_IO和DDR引脚的连接。 图8 Step5: 点击“Run Connection Automation”,其作用是自动完成ZYNQ与外设的连接,连接是按照工具对于用户所设计系统的理解,如果需要进行修改,可以手动更改Block中的连线。该操作工具会默认增加...
上图可知除了FIXED IO和DDR接口外,还多了3个3对(一个输入,一个输出和一个输出使能)GPIO管脚。 不同于MIO,这里三个IO管脚(一个输入,一个输出和一个输出使能在自动生成的顶层模块中合并为一个IO)要绑定到芯片对应管脚上 软件部分如下 #include <stdio.h> ...
此时ZYNQ7 PS模块引出了两组外部接口,分别是DDR和FIXED_IO,引出的接口将会被分配到ZYNQ器件具体的引脚上。大家也可以通过点击ZYNQ7 PS模块接口处的加号“+”,来展开这两组接口,观察其中都有哪些信号。如下图所示: 图1.3.24 配置完成后的ZYNQ7 Processing System 2-12 本次实验不需要添加其它IP,直接按快捷键...