[-master_clock clock]: 当这个generated clock有多个时钟扇入时,指定主的clock [-divide_by freq_factor] : 分频因子 -edges {edge1, edge2, edge3} :指定上升下降沿 [-edge_shift {shift1, shift2, shift3} ] : 可为负数或正数,1就代表edge shift1个lib time unit [-multiply_by freq_factor]:倍...
create_generated_clock[-name clock_name][-add][-master_clock clock][-divide_by divide_factor | -multiply_by multiply_factor][-duty_cycle percent][-invert][-preinvert][-edges edge_list][-edge_shift edge_shift_list][-combinational][-comment comment_string]-sourcemaster_pinsource_objects//注...
create_generated_clock -name DCLKDIV2 -edge {2 4 6} -source DCLK [get_pins UBUF2/Z] 注意:这里-edge{2 4 6},2是主时钟DCLK的第2个时钟沿,这时DCLKDIV2产生第1个上升沿;4是主时钟DCLK的第4个时钟沿,这时DCLKDIV2产生第1个下降沿;6是主时钟DCLK的第6个时钟沿,这时DCLKDIV2产生第2个上升沿。
create_generated_clock-divide_by 2 -nameCLKG-source[get_portsCLK] [get_pinsFF1/Q] set_clock_latencyvalue[get_clocksCLKG]#设置延时 set_clock_uncertaintyvalue[get_clocksCLKG]#设置不确定性 set_clock_transitionvalue[get_clocksCLKG]#设置转换时间 除-divide_by之外,还可以采用-edges更精确的表明相对...
create_generated_clock: TimeQuest将clock dividers,ripple clocks或其它更改输入或主时钟特性的电路分析为衍生时钟. 命令格式: create_generated_clock [-name <clock name>] -source <master pin> [-edges <edge list>] [-edge_shift <shift list>] ...
时钟信号穿过时序单元分频之后,需要人为设置generated clock,工具才能够正确推导分频之后的时钟。因为EDA工具在STA时,时钟信号不能穿透时序单元传播。 命令: create_generated_clock -divide_by 2 -name CLKG -source [get_ports CLK] [get_pins FF1/Q] ...
create_generated_clock –divide_by 2 –source [get_ports {CLK}] U1/reg1:Q The following example creates a generated clock at the primary output of myPLL with a period ¾ of the period at the reference pin clk create_generated_clock –divide_by 3 –multiply_by 4 -source clk [get_pi...
create_clock [-name clock_name] \ -period period_value \ [-waveform edge_list] \ [-add] \ [source_objects] create_generated_clock命令解析 create_generated_clock命令格式如下,主要是定义generated clock和master clock的关系: create_generated_clock [-name clock_name] \ -source master_pin \ [-...
生成时钟的时钟沿可能会受时钟的影响发生位移,在遇到这种情况的时候,我们可以通过-edge_shift的选项,选取一组浮点数,来表示在时间单元内每一个时钟沿的位移。 我们的SDC可以约束如下: create_generated_clock -name PULSE -source [get_ports clk]-edges {1 1 3} -edge_shift {0 2 0} [get_pins FF1/Q]...
create_clock -nameCPU_CLK -period 2.33 -add [get_ports CPU_CLK] create_generated_clock [-name clock_name] [-source master_pin] [-edges edge_list] [-divide_by factor] [-multiply_by factor] [-duty_cycle percent] [-invert] [-edge_shift shift_list] [-add] [-master_clock clock] [...