create_generated_clock[-h | -help] [-long_help][-add][-divide_by<factor>][-duty_cycle<percent>][-edge_shift<shift_list>][-edges<edge_list>][-invert][-master_clock<clock>][-multiply_by<factor>][-name<clock_name>][-offset][-phase<degrees>]-source<clock_source>[<targets>] Argumen...
考虑了edge/edge_shift的3分频实例 下面是3分频的实例,-edge选项中{3 5 9}分别表示SYSCLK的第3、5、9个时钟沿(clock edge),也分别对应DIV3B的一个完整时钟周期(上升、下降、上升)的时钟沿时间点。 而-edge_shift选项{2.2 2.2 2.2}表示将DIV3B每个时钟沿都往后延迟2.2ns,命令和效果图如下: create_clock-na...
对应的命令为create_generated_clock -name gen_clk -source [get_pins clk_IBUF_BUFG_inst/O] -edges {1 3 4} -edge_shift {2.0 0.0 1.0} -add -master_clock [get_clocks "*"] [get_pins {shiftr_reg[13]/C}] 含义解释:-edge {1,3,4}即生成时钟的第1个上升沿位置,第1个下降沿位置,第2...
对应的命令为create_generated_clock -name gen_clk -source [get_pins clk_IBUF_BUFG_inst/O] -edges {1 3 4} -edge_shift {2.0 0.0 1.0} -add -master_clock [get_clocks "*"] [get_pins {shiftr_reg[13]/C}] 含义解释:-edge {1,3,4}即生成时钟的第1个上升沿位置,第1个下降沿位置,第2...
create_generated_clock [-name <clock name>] -source <host pin> [-edges <edge list>] [-edge_shift <shift list>] [-divide_by <factor>] [-multiply_by <factor>] [-duty_cycle <percent>] [-add] [-invert] [-host_clock <clock>] [-phase <...
Specifies the frequency division factor. For instance if thedivide_factoris equal to 2, the generated clock period is twice the reference clock period. -multiply_bymultiply_factor Specifies the frequency multiplication factor. For instance if themultiply_factoris equal to 2, the generated clock peri...
而-edge_shift选项{2.2 2.2 2.2}表示将DIV3B每个时钟沿都往后延迟2.2ns,命令和效果图如下: create_clock -name SYSCLK \ -period 2.2 \ [get_ports SYSCLK] create_generated_clock -name DIV3B \ -source [get_ports SYSCLK] \ -edges { 3 5 9 } \ [get_pins U3/Q] create_generated_clock -...
STA学习记录2-generated clock STA学习记录-时钟定义 (qq.com)1 generated clock的定义generated clock是有master clock衍生而来，master clock指的是由create_clock定义的clock当基于master clock生成一个新的clock时，可以将这个新的clock定义为generated clock举个栗子，如下图所示，UFF0的功能是将时钟CLKP进行二分频...
create_generated_clock [-name <arg>] [-source <args>] [-edges <args>] [-divide_by <arg>] [-multiply_by <arg>] [-combinational] [-duty_cycle <arg>] [-invert] [-edge_shift <args>] [-add] [-master_clock <arg>] [-quiet] [-verbose] <objects> ...
对应的命令为create_generated_clock -name gen_clk -source [get_pins clk_IBUF_BUFG_inst/O] -edges {1 3 4} -edge_shift {2.0 0.0 1.0} -add -master_clock [get_clocks "*"] [get_pins {shiftr_reg[13]/C}] 含义解释:-edge {1,3,4}即生成时钟的第1个上升沿位置,第1个下降沿位置,第2...