create_generated_clock使用-invert/-preinvert选项都表明generated clock与master clock相位相反,但这两个选项的区别是: preinvert : Creates a generated clock based on the inverted sense of the master clock. invert : Creates an inverted generated clock based on the non-inverted sense of the master cloc...
-source master_pin : 相当于generated clock的input clock [-master_clock clock]: 当这个generated clock有多个时钟扇入时,指定主的clock [-divide_by freq_factor] : 分频因子 -edges {edge1, edge2, edge3} :指定上升下降沿 [-edge_shift {shift1, shift2, shift3} ] : 可为负数或正数,1就代表edge...
create_generated_clock-nameCLK_LSB-source[get_portsCLK][get_pins{DFF/Q}]-edges{159} 分频器由源时钟下降沿触发: 源时钟下降沿触发 create_generated_clock-nameGCLK3-source[get_portsCLK][get_pins{DFF/Q}]-edges{246} create_generated_clock-nameGCLK4-source[get_portsCLK][get_pins{DFF/Q}]-edge...
create_generated_clock -name PH1CLK -edges {1 2 5} -source DCLK [get_pins UAND1/Z] 3. 定义虚拟时钟(virtual clock) 虚拟时钟(virtual clock)是存在的时钟,但是存在于设计外部,与设计中的任何引脚或端口均不相关。虚拟时钟在STA中仅用作参考,以指定相对于该时钟的输入延迟和输出延迟。 以下图所示电路...
create_generated_clock 需要指定源时钟(master clock)的master_pin,在CTS时,默认会去balance这两个时钟(即generated clock 和 master clock),让skew尽可能小。 而且在计算generated clock的clock latency时,会把从master clock pin 到generated clock pin之间的delay也考虑在内。
create_generated_clock: TimeQuest将clock dividers,ripple clocks或其它更改输入或主时钟特性的电路分析为衍生时钟. 命令格式: create_generated_clock [-name <clock name>] -source <master pin> [-edges <edge list>] [-edge_shift <shift list>] ...
set_clock_uncertaintyvalue[get_clocksCLKG]#设置不确定性 set_clock_transitionvalue[get_clocksCLKG]#设置转换时间 除-divide_by之外,还可以采用-edges更精确的表明相对于masterclock,generatedclock的时钟跳变边沿。 FalsePath 某些情况下,设计中的确存在某些路径,但是这些路径之间的时序是不可能的,或者不是真实的,...
Edges:占空比设置 一般我们把时钟的源头定义为create_clock,而分频时钟则会定义为create_generated_clock。两者的主要区别在CTS步骤,generated clock并不会产生新的clock domain(时钟域),而且定义generated clock后,clock path的起点始终位于master clock,这样source latency并不会重新计算。
create_generated_clock –edges {1 3 5} –edge_shift {1 1 1} –source CLK [get_pins foo2] 创建一个反转时钟 create_generated_clock–divider_by2–invert 2.2.3. Set_clock_latency 指定时钟网络滞后 set_clock_latency[-rise][-fall][-min][-max][-source][-early][-late][-clockclock_list]...
create_generated_clock 需要指定源时钟(master clock)的master_pin,在CTS时,默认会去balance这两个时钟(即generated clock 和 master clock),让skew尽可能小。而且在计算generated clock的clock latency时,会把从master clock pin 到generated clock pin之间的delay也考虑在内。在工具中report_timing的时候,通过选项-...