-name generate_clock_name很好理解,就是指明了我们创建的生成时钟的名字。 -edges edge_list,-divide_by factor,-multiply_by factor这三个选项用来说明生成时钟的波形,而且这三个选项是互斥的,也就是在一条create_generated_clock命令中,这三个选项只能使用一个。-divide_by factor就是生成时钟由主时钟分频factor...
create_generated_clock使用-invert/-preinvert选项都表明generated clock与master clock相位相反,但这两个选项的区别是: preinvert : Creates a generated clock based on the inverted sense of the master clock. invert : Creates an inverted generated clock based on the non-inverted sense of the master cloc...
-source master_pin : 相当于generated clock的input clock [-master_clock clock]: 当这个generated clock有多个时钟扇入时,指定主的clock [-divide_by freq_factor] : 分频因子 -edges {edge1, edge2, edge3} :指定上升下降沿 [-edge_shift {shift1, shift2, shift3} ] : 可为负数或正数,1就代表edge...
create_generated_clock使用-invert/-preinvert选项都表明generated clock与master clock相位相反,但这两个选项的区别是: preinvert : Creates a generated clock based on the inverted sense of the master clock. invert : Creates an inverted generated clock based on the non-inverted sense of the master cloc...
edges: 占空比设置 生成时钟 可对生成时钟占空比进行设置: 占空比进行设置 代码语言:javascript 代码运行次数:0 运行 AI代码解释 create_generated_clock-nameCLK_LSB-source[get_portsCLK][get_pins{DFF/Q}]-edges{135}create_generated_clock-nameCLK_LSB-source[get_portsCLK][get_pins{DFF/Q}]-edges{159} ...
create_generated_clock -name PULSE -source [get_ports clk] -edges {1 1 3} -edge_shift {0 2 0} [get_pins FF1/Q] #在第一个源时钟沿产生上升沿 #在第一个源时钟沿到达2ns后产生下降沿 #在第三个源时钟沿产生上升沿 2.4 多个同源时钟 参见静态时序分析简明教程(四)时钟常约束中3.5的内容,同样...
SDC accepts defining a generated clock on many sources using a single command. In Actel design implementation, only one source is accepted. The -duty_cycle ,-edges and –edge_shift options in the SDC create_generated_clock command are not supported in Actel design implementation.See...
set_clock_uncertaintyvalue[get_clocksCLKG]#设置不确定性 set_clock_transitionvalue[get_clocksCLKG]#设置转换时间 除-divide_by之外,还可以采用-edges更精确的表明相对于masterclock,generatedclock的时钟跳变边沿。 FalsePath 某些情况下,设计中的确存在某些路径,但是这些路径之间的时序是不可能的,或者不是真实的,...
create_generated_clock 需要指定源时钟(master clock)的master_pin,在CTS时,默认会去balance这两个时钟(即generated clock 和 master clock),让skew尽可能小。 而且在计算generated clock的clock latency时,会把从master clock pin 到generated clock pin之间的delay也考虑在内。
create_generated_clock: TimeQuest将clock dividers,ripple clocks或其它更改输入或主时钟特性的电路分析为衍生时钟. 命令格式: create_generated_clock [-name <clock name>] -source <master pin> [-edges <edge list>] [-edge_shift <shift list>] ...