create_generated_clock使用-invert/-preinvert选项都表明generated clock与master clock相位相反,但这两个选项的区别是: preinvert : Creates a generated clock based on the inverted sense of the master clock. invert : Creates an inverted generated clock based on the non-inverted sense of the master cloc...
一般我们把时钟的源头会定义成create_clock,而分频时钟则会定义为create_generated_clock. 两者的主要区别在于CTS步骤,generated clock并不会产生新的clock domain, 而且定义generated clock后,clock path的起点始终位于master clock, 这样source latency并不会重新的计算。这是定义generated clock的优点所在。 Virtual clock...
create_generated_clock-nameCLK_LSB-source[get_portsCLK][get_pins{DFF/Q}]-edges{159} 分频器由源时钟下降沿触发: 源时钟下降沿触发 create_generated_clock-nameGCLK3-source[get_portsCLK][get_pins{DFF/Q}]-edges{246} create_generated_clock-nameGCLK4-source[get_portsCLK][get_pins{DFF/Q}]-edge...
一般我们把时钟的源头会定义成create_clock,而分频时钟则会定义为create_generated_clock. 两者的主要区别在于CTS步骤,generated clock并不会产生新的clock domain, 而且定义generated clock后,clock path的起点始终位于master clock, 这样source latency并不会重新的计算。这是定义generated clock的优点所在。 Virtual clock...
2、create_generated_clock Ref:https://chenzhang.blog.csdn.net/article/details/134236547 Ref:https://chenzhang.blog.csdn.net/article/details/134290809 create_generated_clock[-name clock_name][-add][-master_clock clock][-divide_by divide_factor | -multiply_by multiply_factor][-duty_cycle percen...
create_generated_clock -name PULSE -source [get_ports clk] -edges {1 1 3} -edge_shift {0 2 0} [get_pins FF1/Q] #在第一个源时钟沿产生上升沿 #在第一个源时钟沿到达2ns后产生下降沿 #在第三个源时钟沿产生上升沿 2.4 多个同源时钟 ...
一般我们把时钟的源头会定义成create_clock,而分频时钟则会定义为create_generated_clock. 两者的主要区别在于CTS步骤,generated clock并不会产生新的clock domain, 而且定义generated clock后,clock path的起点始终位于master clock, 这样source latency并不会重新的计算。这是定义generated clock的优点所在。
create_generated_clock -name DCLKDIV2 -edge {2 4 6} -source DCLK [get_pins UBUF2/Z] 注意:这里-edge{2 4 6},2是主时钟DCLK的第2个时钟沿,这时DCLKDIV2产生第1个上升沿;4是主时钟DCLK的第4个时钟沿,这时DCLKDIV2产生第1个下降沿;6是主时钟DCLK的第6个时钟沿,这时DCLKDIV2产生第2个上升沿。
create_generated_clock 需要指定源时钟(master clock)的master_pin,在CTS时,默认会去balance这两个时钟(即generated clock 和 master clock),让skew尽可能小。 而且在计算generated clock的clock latency时,会把从master clock pin 到generated clock pin之间的delay也考虑在内。
1. create_clock:创建时钟对象 语法:create_clock [-period \<period>] [-waveform \<waveform>] [-name \<name>] 示例:create_clock -name clk -period 10 [get_pins clk] 解释:创建名为clk的时钟,周期为10ns。get_pins clk表示获取所有与时钟相关的针脚。 2. create_generated_clock:创建由时钟源产生...