create_generated_clock使用-invert/-preinvert选项都表明generated clock与master clock相位相反,但这两个选项的区别是: preinvert : Creates a generated clock based on the inverted sense of the master clock. invert : Creates an inverted generated clock based on the non-inverted sense of the master cloc...
create_generated_clock命令格式如下,主要是定义generated clock和master clock的关系: 登录后复制create_generated_clock[-name clock_name]\\-sourcemaster_pin\\[-master_clock clock]\\[-edge edge_list]\\[-edge_shift shift_list]\\[-divide_by factor]\\[-multiply_by factor]\\[-duty_cycle percent]...
create_generated_clock –divide_by 2 –source [get_ports {CLK}] U1/reg1:QThe following example creates a generated clock at the primary output of myPLL with a period ¾ of the period at the reference pin clkcreate_generated_clock –divide_by 3 –multiply_by 4 -source clk [get_pins...
create_generated_clock [-name clock_name] : 当不起名时,默认使用source第一port或pin做名字 [-add]:当同一个Port或pin需要增加两个时钟源时 port_pin_list: 此clock扇出的port pin -source master_pin : 相当于generated clock的input clock [-master_clock clock]: 当这个generated clock有多个时钟扇入时,...
一般我们把时钟的源头会定义成create_clock,而分频时钟则会定义为create_generated_clock. 两者的主要区别在于CTS步骤,generated clock并不会产生新的clock domain, 而且定义generated clock后,clock path的起点始终位于master clock, 这样source latency并不会重新的计算。这是定义generated clock的优点所在。
create_generated_clock -name GCLK1 -source [get_ports CLK] -divide_by 2 [get_pins FF1/Q] #通过这种形式,我们描述了相较于CLK的二分频新的信号GCLK1 2.3.3 -invert 除此以外,我们还可以通过-invert的形式描述取反的时钟波形 create_generated_clock -name GCLK2 -source [get_ports CLK] -invert ...
2. 定义衍生时钟(generated clock) 衍生时钟是主时钟派生来的时钟,比如分频电路的输出时钟、倍频电路的输出时钟。用create_generated_clock定义。 2.1分频电路输出的时钟 下图是一个分频电路示例,UPLL0的CLKOUT端口输出的CLKP是主时钟,通过UFF0进行二分频,在UFF0/Q处输出CLKP的二分频时钟CLKPDIV2,则两个时钟分别这么...
通过SDC命令 create_generated_clock 来定义生成时钟: 代码语言:javascript 代码运行次数:0 运行 AI代码解释 create_generated_clock-name clk_gen-source[get_portsCLK][get_pins{DFF/Q}]-divide_by3 -source 设定生成时钟的源引脚 divide_by 3 :3分频 ...
一般我们把时钟的源头会定义成create_clock,而分频时钟则会定义为create_generated_clock. 两者的主要区别在于CTS步骤,generated clock并不会产生新的clock domain, 而且定义generated clock后,clock path的起点始终位于master clock, 这样source latency并不会重新的计算。这是定义generated clock的优点所在。
create_generated_clock 需要指定源时钟(master clock)的master_pin,在CTS时,默认会去balance这两个时钟(即generated clock 和 master clock),让skew尽可能小。而且在计算generated clock的clock latency时,会把从master clock pin 到generated clock pin之间的delay也考虑在内。在工具中report_timing的时候,通过选项-...