登录后复制create_generated_clock[-name clock_name]\\-sourcemaster_pin\\[-master_clock clock]\\[-edge edge_list]\\[-edge_shift shift_list]\\[-divide_by factor]\\[-multiply_by factor]\\[-duty_cycle percent]\\[-combinational][-invert]\\[-add]\\source_objects create_generated_clock 需...
[-invert] :相位是否翻转,先建generated clock信号,再翻转 [-preinvert]:先翻转fanin clock信号,再建clock [-combinational]: 指定clock的timing path只经过组合逻辑单元,不会穿过任何时序逻辑单元 示例: create_clock -period 10 [get_ports SYSCLK] create_generated_clock -name DIV2 -source [get_ports SYS...
create_generated_clock使用-invert/-preinvert选项都表明generated clock与master clock相位相反,但这两个选项的区别是: preinvert : Creates a generated clock based on the inverted sense of the master clock. invert : Creates an inverted generated clock based on the non-inverted sense of the master cloc...
create_generated_clock[-nameclock_name] [-sourcemaster_pin] [-edgesedge_list] [-divide_byfactor] [-multiply_byfactor] [-duty_cyclepercent] [-invert] [-edge_shiftshift_list] [-add] [-master_clockclock] [-combinational] [source_objects] 命令可用于定义内部的衍生时钟。如果未指定-name,则时钟...
[-combinational] [-invert] \ [-add] \ source_objects 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. create_generated_clock 需要指定源时钟(master clock)的master_pin,在CTS时,默认会去balance这两个时钟(即generated clock 和 master clock),让skew尽可能小。
create_generated_clock [-name clock_name] [-source master_pin] [-edges edge_list] [-divide_by factor] [-multiply_by factor] [-duty_cycle percent] [-invert] [-edge_shift shift_list] [-add] [-master_clock clock] [-combinational] [source_objects] 命令可用于定义内部的衍生时钟。如果未指...
-combinational 指定源滞后路径,作用于某个类型的生成时钟,其包含主时钟传播组合路径上的逻辑。源滞后路径不会通过序列单元的时钟接脚,透明锁存器数据接脚,或其他生成时钟的源接脚。 描述: create_generated_clock命令在当前设计中创建一个生成时钟。该命令定义一个对象列表作为当前设计生成时钟源。你可以指定接脚或端...
基于详细的时钟结构图,定义时钟的命令有两个:create_clock和create_generated_clock 其中,create_clock命令比较简单易懂,格式如下: create_clock [-name clock_name] \ -period period_value \ [-waveform edge_list] \ [-add] \ [source_objects] create_generated_clock命令解析 create_generated_clock命令格式...
create_generated_clock [source_objects]-source clock_source_pin[-master_clock master_clock_name][-edges edge_list][-divide_by factor][-multiple_by factor][-invert][-edge_shift shift_list][duty_cycle percent][-combinational][-add][-comment comment_string] ...
-combinational 指定源滞后路径,作用于某个类型的生成时钟,其包含主时钟传播组合路径上的逻辑。源滞后路径不会通过序列单元的时钟接脚,透明锁存器数据接脚,或其他生成时钟的源接脚。 描述: create_generated_clock命令在当前设计中创建一个生成时钟。该命令定义一个对象列表作为当前设计生成时钟源。你可以指定接脚或端...