登录后复制create_clock[-name clock_name]\\-periodperiod_value\\[-waveform edge_list]\\[-add]\\[source_objects] create_generated_clock命令解析 create_generated_clock命令格式如下,主要是定义generated clock和master clock的关系: 登录后复制create_generated_clock[-name clock_name]\\-sourcemaster_pin\...
1、create_clock Ref: https://blog.csdn.net/weixin_45791458/article/details/134217796 create_clock [-name clock_name] [-add] [source_objects] [-period p
create_clock -perioid 6.6 -name clk_150 -add [get_ports clk] 在clk一个端口上生成两个时钟,其周期分别为10ns和 6.6ns。如果一个系统中同一个端口在不同时刻会有多种时钟输入,可以使用-add参数。否则,如果不添加-add参数,后面定义的时钟无效。 注1: 在Tcl语法中[]表示命令替换,因此[get_ports fpga_...
create_generated_clock[source_objects]-source clock_source_pin\[-master_clockmaster_clock_name][-namegenerated_clock_name][-edgesedge_list]\[-divide_byfactor][-multiply_byfactor][-invert][-edge_shiftshift_list]\[-duty_cyclepercent][-combinational][-add][-commentcomment_string] 对下图创建一个...
set_input_delay-min-add_delay-clock[get_clocks{CLK}]15[get_ports{IO}] -add_delay:通知工具除了现存的约束外,这是一个额外的约束,不会覆盖前一个约束;如果没有-add_delay,那么后面的约束会覆盖前面的约束。 通过SDC命令set_output_delay在输出端口指定延迟; ...
[-add] \ source_objects 1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. AI检测代码解析 create_generated_clock 需要指定源时钟(master clock)的master_pin,在CTS时,默认会去balance这两个时钟(即generated clock 和 master clock),让skew尽可能小。
create_generated_clock [-name clock_name] : 当不起名时,默认使用source第一port或pin做名字 [-add]:当同一个Port或pin需要增加两个时钟源时 port_pin_list: 此clock扇出的port pin -source master_pin : 相当于generated clock的input clock [-master_clock clock]: 当这个generated clock有多个时钟扇入时...
2.2.1. create_clock 在当前设计中创建一个时钟 create_clock[-nameclock_name][-add][source_ojbects][-periodperiod_value][-waveformedge_list] 参数: -name clock_name 指定时钟名称。如果你不使用该选项,时钟名称将会与第一个时钟源在source_objects指定的一样。如果你没有使用souce_objects,你就必须使用本...
Multi-Frequency Clocks: 特定的设计,一个端口对应不止一个时钟,这时可以使用create_clock命令的-add参数添加额外的时钟. 例子: create_clock –period 10 –name clock_primary –waveform { 0 5 } [get_ports clk] create_clock –period 15 –name clock_secondary –waveform { 0 7.5 } [get_ports clk]...
create_clock-nameVIRTUAL_CLK-period10-waveform{05} IO端口延迟 输入延迟:在一个时钟周期内,外部逻辑的输出数据到达设计输入端口所需的时间; 输出延迟:在一个时钟周期内,设计输出端口数据到达外部逻辑所需的时间; 通过SDC命令set_input_delay在输入端口指定延迟; ...