CKE与掉电模式的进入与退出状态同步,与自刷新模式的进入同步,与自刷新的退出异步。 10、ddr3_ck_p & ddr3_ck_n 管脚定义: output [0:0]ddr3_ck_p, output [0:0]ddr3_ck_n, 管脚说明: 差分时钟输入,所有控制和地址输入信号在CK_P时钟的上升沿和CK_N的下降沿交叉处采样,输出数据选通DQS,DQS#参考C...
对应到MIG 例化的信号: .ddr3_ck_p(ddr3_ck_p), .ddr3_ck_n(ddr3_ck_n), ui_clk图4下面②有个4:1,说明MIG 输出到app接口上的时钟ui_clk = 800M/4=200M ,即到时我们在写RTL逻辑代码时操作MIG核时,用的就是这个200M时钟; 注:当我们选择800M时钟时,下面的PHY to Controller Clock Ratio 只能...
.ck_n (DDR3_ck_n), .cke (DDR3_cke), .cs_n (DDR3_cs_n), .ras_n (DDR3_ras_n), .cas_n (DDR3_cas_n), .we_n (DDR3_we_n), .dm_tdqs (DDR3_dm[1:0]), .ba (DDR3_ba), .addr (DDR3_addr), .dq (DDR3_dq[15:0]), .dqs (DDR3_dqs_p[1:0]), .dqs_n (D...
图4. Clock Period 这里①Clock Period设置的参数就是MIG的PHY接口对DDR3的时钟,也就是DDR3芯片实际跑的IO时钟频率,它由system clock(主时钟)倍频而来,最大频率不能超过DDR3和MIG支持的最大频率中的最小值(前文已讲解如何查看器件所支持的最大频率)。 对应到MIG例化的信号: .ddr3_ck_p (ddr3_ck_p ), ...
wire [0:0] ddr3_ck_p ; wire [0:0] ddr3_cke ; wire ddr3_ras_n ; wire ddr3_reset_n ; wire ddr3_we_n ; wire [15:0] ddr3_dq ; wire [1:0] ddr3_dqs_n ; wire [1:0] ddr3_dqs_p ; wire init_calib_complete ; ...
.ddr3_ck_p (ddr3_ck_p ), .ddr3_ck_n (ddr3_ck_n ), ui_clk 图4下面②有个4:1,说明MIG 输出到app接口上的时钟ui_clk = 800M/4=200M ,即到时我们在写RTL逻辑代码时操作MIG核时,用的就是这个200M时钟; 注:当我们选择800M时钟时,下面的PHY to Controller Clock Ratio 只能选择4:1;对应过...
从图中可以看到,DDR SDRAM的操作时序和SDRAM的操作时序没有太大变化,只不过时钟变成了一对差分时钟,在CK的时钟沿和CK#的时钟沿的交叉处进行时序操作,这样就可以达到双倍的工作速率,DQS信号可以理解为一个数据选通信号,它的一次变化的同时会发生一次数据的更新。因为差分时钟速率加倍的缘故,这里的CL也可以不为整数只...
对于CK_P/CLK_N差分时钟,推荐端接方案如图9所示。 图9、CK时钟端接 使用VTT电源时,必须小心管理来自端接的高频电流。建议每四个端接使用一个1μF旁路电容,每25个端接使用一个100μF旁路电容。 地址和控制信号(A、BA、RAS、CAS、WE、CS、CKE、ODT)将通过板载DIMM终端终止。如果不存在DIMM终端或正在使用组件...
CPU 不停的发送不同时延的DQS 信号,DDR3 SDRAM 颗粒在DQS-DQS#的上升沿采样CK 的状态,并通过DQ 线反馈给DDR3 控制器。控制器端反复的调整DQS-DQS#的延时,直到控制器端检测到DQ 线上0 到1 的跳变(说明tDQSS参数得到了满足)。控制器就lock 住此时的delay value。此时便完成了一个Wrtie leveling过程。
.ddr3_ck_p (ddr3_ck_p ), .ddr3_cke (ddr3_cke ), .ddr3_ras_n (ddr3_ras_n ), .ddr3_reset_n (ddr3_reset_n ), .ddr3_we_n (ddr3_we_n ), .ddr3_dq (ddr3_dq ), .ddr3_dqs_n (ddr3_dqs_n ), .ddr3_dqs_p (ddr3_dqs_p ), ...