Double-capture技术是另一种at-speed test的技术,是一种true at-speed test,可以测试所有的intra-clock-domain和inter-clock-domain的structural faults和delay faults,无论是在synchronous 或asynchronous design。并且scan enable比较容易physical implementation,scan/ATPG也容易实现。 同样分为三种实现 1) one-hot doubl...
对delay故障模型求解的结果就是产生出所谓的at-speed测试向量。此类测试向量的应用对减少芯片DPM(Defect Per Million),提高产品良率有着非常明显的效果。本文的重点不是介绍at-speed测试向量,而是通过对两类主流的delay故障模型的比较,让读者更好得了解相关问题,并彻底掌握delay故障模型。 Transition delay和path delay是...
scan chain的原理和实现——8.AT SPEED Test & OCC AT SPEED Test last_shift launch mode (低速测试) system_clock launch mode ( launch on capture) 1.at speed test structure and OCC Controller 2.OCC Controller 当使用set_dft_configuration -clock_controller enable运行insert_dft DFT编译器会将DFT_cl...
利用扫描技术进行at—speed测试已经证明是一种测试与timing相关故障的有效方法。事实上由于扫描测试具有和功能测试效果一样的原因,at—speed扫描测试已经代替at—speed功能测试,成为要求高测试质量和较低DPM的必需手段。本文将介绍st—speed测试的原理,以及一种支持at—speed测试的时钟产生电路——OCC(On—chip clock)电路。
对delay故障模型求解的结果就是产生出所谓的at-speed测试向量。此类测试向量的应用对减少芯片DPM(Defect Per Million),提高产品良率有着非常明显的效果。本文的重点不是介绍at-speed测试向量,而是通过对两类主流的delay故障模型的比较,让读者更好得了解相关问题,并彻底掌握delay故障模型。
At_speed测试模式下可以通过把扫描链的输入输出与功能引脚复用,在进行at—speed测试前通过 对扫描链的配置来决定哪一个时钟域翻转。 At—speed测试中最常见的是只有2个功能脉冲的情况,事实上可以扩展为任意个脉冲,通过在OCC_ CTRL模块增加PULSE—selection[N:0]信号来控制功能脉冲的个数,使此电路的通用性大大增加。
基于片上PLL时钟的at-speed测试设计孙大成摘要:深亚微米制造工艺的广泛采用及越来越高的芯片工作频率,使得具有时序相关的芯片缺陷数量不断增加,at-speed测试成为对高性能..
高速芯片设计中的全速度(At—Speed)测试 维普资讯 http://www.cqvip.com
一个设计如果要支持 A t - sp eed 测试 ,在电路 结构上需要加入像 OCC 这样的电路为基础 。其测 试向量的生成目前大多数商业 EDA 工具都可以支 持。A t - speed 测试在 0. 13 微米及以下正越来越普 及 ,对提高测试覆盖率 ,降低 D PM 有重要的作用。 参考文献 : [ 1 ] Jacob Savir, Srinivas ...