Double-capture技术是另一种at-speed test的技术,是一种true at-speed test,可以测试所有的intra-clock-domain和inter-clock-domain的structural faults和delay faults,无论是在synchronous 或asynchronous design。并且scan enable比较容易physical implementation,scan/ATPG也容易实现。 同样分为三种实现 1) one-hot doubl...
对delay故障模型求解的结果就是产生出所谓的at-speed测试向量。此类测试向量的应用对减少芯片DPM(Defect Per Million),提高产品良率有着非常明显的效果。本文的重点不是介绍at-speed测试向量,而是通过对两类主流的delay故障模型的比较,让读者更好得了解相关问题,并彻底掌握delay故障模型。 Transition delay和path delay是...
scan chain的原理和实现——8.AT SPEED Test & OCC AT SPEED Test last_shift launch mode (低速测试) system_clock launch mode ( launch on capture) 1.at speed test structure and OCC Controller 2.OCC Controller 当使用set_dft_configuration -clock_controller enable运行insert_dft DFT编译器会将DFT_cl...
At_speed测试模式下可以通过把扫描链的输入输出与功能引脚复用,在进行at—speed测试前通过 对扫描链的配置来决定哪一个时钟域翻转。 At—speed测试中常见的是只有2个功能脉冲的情况,事实上可以扩展为任意个脉冲,通过在OCC_ CTRL模块增加pulse—selection[N:0]信号来控制功能脉冲的个数,使此电路的通用性大大增加。如...
At_speed测试模式下可以通过把扫描链的输入输出与功能引脚复用,在进行at—speed测试前通过 对扫描链的配置来决定哪一个时钟域翻转。 At—speed测试中最常见的是只有2个功能脉冲的情况,事实上可以扩展为任意个脉冲,通过在OCC_ CTRL模块增加PULSE—selection[N:0]信号来控制功能脉冲的个数,使此电路的通用性大大增加。
At-speed测试时钟频率与功能模式下的时钟频率相当,比传统stuck-at测试的时钟要快很多。At-speed测试时钟可以通过两种方法提供:第一种直接从管脚输入,由外部的自动测试仪(AutomaticTestEquipment,ATE)提供;第二种由片内产生,比如PLL提供。如果采用从外部ATE产生高速测试时钟的方法,则对ATE的要求比较高,需要高速的ATE,相...
高速芯片设计中的全速度(At—Speed)测试 维普资讯 http://www.cqvip.com
1) AT speed test 时间延迟测试 2) time delay test 时间延迟测试 3) time 时间 1. Effect of Heating Temperature and Time on the Quality of Three Vegetable Oils; 不同加热温度和时间对3种植物油品质的影响 2. Relationship between high temperature scouringtimeand degumming quality of hemp fiber; ...
持at—speed测试的时钟产生电路——OCC(On—chipclock)电路。 关键词:实速测试;片上时钟电路;测试时钟产生 中图分类号:TN4 文献标识码:B 文章编号:1002—2279(2009)04—0018—03 HOWtoImplementAt—speedTestWithOCCCircuit LIDong,RENMin—hua (ShanghaiJiaoTongUniversity,Shanghai200052,China) ...