这5个命令分别是get_cells、get_clocks、 get_pins、get_nets和get_ports。 1、根据名称查找 为便于说明,我们假定设计中有如图1所示的层次结构,其中,单元a1有三个输入引脚和一个输出引脚,b1和b2之间由一根网线连接。 模拟代码获取单元结果如下 没有跟随任何参数,就将设计顶层模块视为顶层 current_instance get_ce...
get_ports -filter {DIRECTION == IN} *data* # 获取总线端口 get_ports -filter {BUS_NAME != ""} 2. cell 按照上面的同样的方式,获取cell的property,如下: get_cells的使用方法如下: # 获取顶层模块 get_cells * # 获取名称中包含字符gen的模块 get_cells *gen* # 获取clk_gen_i0下的所有模块 ge...
需要注意的是,当使用get_ports时,不能使用-hierarchical选项。因为ports应该位于顶层,没有层次之分。 -regexp是指本次匹配将使用正则表达式,是必须使用的。 以下是一个使用-hierarchical的例子和注意事项。 首先看第一行蓝色的get_cells命令,这里用来获得ConfigRegs_i这个实例内的满足bus_hsio_dly/。.*_fine_sel....
(1)引脚分配设置 “pin name”是芯片的引脚,ports是工程中定义的模块名 set_property PACKAGE_PIN <pin name> [get_ports <ports>] (2)引脚电气标准设置 “IOSTANDARD”是电气标准,如LVCMOS18、LVCMOS12、LVCMOS33 set_property IOSTANDARD <IO standard> [get_ports <ports>] (3)引脚驱动能力设置 set_propert...
get_ports ports仅指顶层端口,所以get_ports的使用相对简单,可以配合通配符“* ”以及Tcl语言中处理list的命令一起使用。如下所示, get_cells/get_nets 不同于ports仅指顶层端口,要定位cells和nets则相对复杂,首先需要面对层次的问题。这里有个大背景需要明确:Vivado中Tcl/XDC对网表中目标的搜索是层次化的,也就是...
例子:有GTX生成的RXOUTCLK输入到MMCM中,其中RXOUTCLK周期为3.33ns,占空比是50%。RXOUTCLK明显是一个生成的时钟,所以在约束中会用到get_pins。get_ports用在IO口上。 约束语句为:create_clock -name rxclk -period 3.33 [get_pins gt0/RXOUTCLK] ...
set_property PACKAGE_PIN Y9[get_ports sys_clk]set_property IOSTANDARD LVCMOS33[get_ports sys_clk]set_property PACKAGE_PIN F22[get_ports sys_rst_n]set_property IOSTANDARD LVCMOS33[get_ports sys_rst_n]set_property PACKAGE_PIN H17[get_ports {led[1]}]set_property PACKAGE_PIN H18[get_ports...
create_clock-name clk_main -period 20 -waveform {0 10} [get_ports GCLK] 周期20ns,0ns上升沿,10ns下降沿;与a例占空比相同,都是50%,但是周期不同,a例中10ns,b例中20ns。 Generated Clocks 衍生时钟是由设计内部产生,一般由时钟模块(MMCM or PLL)或者逻辑产生,并且对应有一个源时钟,源时钟可以是系统...
set_min_delay1-from [get_ports src] -to [get_ports dest] 推荐阅读FPGA开发全攻略——时序约束 改编自8FPGA时序约束实战篇之主时钟约束_check timing no clock wave_gen工程 以Vivado自带的wave_gen工程为例,该工程的各个模块功能较为明确,如下图所示。使用打开示例工程,搜索wavegen ...
[get_ports (port name)] 6.管脚作为时钟线 set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets (port_name)] 7.管脚拉高 set_property PULLUP true [get_ports (port name)] 8.当vivado报错说有某些管脚没有分配时,加下面两句 set_property SEVERITY {Warning} [get_drc_checks NSTD-1] set_property ...