延时值Delay Value可设置正值或负值,并且设为正值或负值在set_input_delay/set_output_delay中表现不同,set_input_delay中的设置input delay值直接添加到Data Path的最前段,可理解为此段即为正常路径的Source Clock Path 再看output delay,延时值output delay添加到Destination Clock Path,约束为2ns,分析时为-2ns,...
1. set_input_delay: 假设我们设计了一个简单的时序电路,包含一个时钟信号clk和一个输入信号A。为了确保信号A能够在时钟边沿之前和之后保持一段时间,我们可以使用set_input_delay命令进行设置。 set_input_delay -clock clk -max 2 [get_ports A] 这条命令设置了输入信号A的最大建立时间为2ns,确保信号A在时钟...
input delay和output delay就是告诉STA工具芯片外部的信号的delay信息。如果知道芯片外部器件的data sheet,那么input delay和output delay要严格按照data sheet的要求去设置,如果没有就需要和designer确认具体的时序图,根据design的要求合理设置。 为什么需要设置input delay和output delay 如果不设置input delay和output delay...
create_clock-name clk_ddr-period6[get_portsDDR_CLK_IN]set_input_delay-clock clk_ddr-max2.1[get_portsDDR_IN]set_input_delay-clock clk_ddr-max1.9[get_portsDDR_IN]-clock_fall-add_delay set_input_delay-clock clk_ddr-min0.9[get_portsDDR_IN]set_input_delay-clock clk_ddr-min1.1[get_ports...
set_input_delay -clock CLKA -max 6.7 [get_ports INP1] set_input_delay -clock CLKA -min 3 [get_ports INP1] 由于建立时间用最大延迟进行约束,且检查的是到下一个时钟沿,于是我们内部设计的建立时间加上时延需要满足: T - Tmax_delay = 15 - 6.7 = 8.3 ...
重新运行TimeQuest,可以看到3个path分析 1) data_in to reg1 2) reg1 to reg2 3) reg2 to data_out 可以看到,输入路径在data arrival time上加上了input delay;输出路径在data required time上减去了output delay;分别表现为对setup和hold时间的影响。
一、存在背景分析 文档的说法是,set_input_delay和set_output_delay描述的是数据在端口处与某时钟的时序关系。这样的说法是很表面的。input/o...
set_output_delay-clock { clk_in }-add_delay2.000[get_ports data_out] 重新运行TimeQuest,可以看到3个path分析 1) data_in to reg1 2) reg1 to reg2 3) reg2 to data_out 可以看到,输入路径在data arrival time上加上了input delay;输出路径在data required time上减去了output delay;分别表现为对se...
简介:【芯片前端】关于set_input_delay/set_output_delay慢信号约束到快时钟的思考 前言 继续学习sdc的配置知识,这次思考的缘由是在写上一篇 【芯片前端】sdc学习日常——端口delay的正向设置与反向设置 中,写了这样一句话“还有一种方式,是把约束更恶劣的设置放在下面写,这样即使sigx被约束了两次,也会按更恶劣的...
set_input_delay/ set_output_delay 在与时钟选项定义的时钟相关的输入port上定义data arrival TIme,可将输入延时定义与上升沿或下降沿相关。 如果输入延时与简单的生成时钟相关,到生成时钟的clock arrival time要加到data arrival time上。 输入延时可以定义与时钟网络中的port相关,到参考port的clock arrival time要加...