set_input_delay -clock clk -max 1.9 [get_ports data_in] -clock_fall -add_delay 如果不增加-add_delay参数,那么第二条会覆盖第一条约束,那么上升沿的约束就没有了。 在UG903中,也有下面的描述: Add Delay Input Delay Command Option The -add_delay option must be used if: • A max (or min...
在设置input_delay时,我们经常会使用下面的方式: set_input_delay -clock clk -min 2 [get_ports data_in] set_input_delay -clock clk -max 4 [get_ports data_in] 但有时也会在后面增加一个-add_delay的参数: set_input_delay -clock clk -max 2.1 [get_ports data_in] set_input_delay -clock...
set_input_delay -clock clk -max 1.9 [get_ports data_in] -clock_fall -add_delay 如果不增加-add_delay参数,那么第二条会覆盖第一条约束,那么上升沿的约束就没有了。 在UG903中,也有下面的描述: Add Delay Input Delay Command Option The -add_delay option must be used if: • A max (or min...
1)端口in上同时两条set_input_delay,但都没有add参数,约束生效遍历到第二条时,因没有-add_delay参数,因此后一条覆盖前一条,input delay为1.11ns set_input_delay-clock[get_clocks clk1]2.22[get_portsin]set_input_delay-clock[get_clocks clk1]1.11[get_portsin] 2)端口in上同时两条set_input_delay,...
set_output_delay -clock { clk_in } -add_delay 2.000 [get_ports data_out] 重新运行TimeQuest,可以看到3个path分析 1) data_in to reg1 2) reg1 to reg2 3) reg2 to data_out 可以看到,输入路径在data arrival time上加上了input delay;输出路径在data required time上减去了output delay;分别表现...
因此input delay的约束如下: set_input_delay -clock [get_clocks rx_clk] -min 1.200 [get_ports RXD0] -add_delay set_input_delay -clock [get_clocks rx_clk] -min 1.200 [get_ports RXD1] -add_delay set_input_delay -clock [get_clocks rx_clk] -min 1.200 [get_ports RXD2] -add_delay...
-clock_fall :指明外部寄存器用该时钟的下降沿采样数据;常用于DDR接口-add_delay:指明还有另一个外部寄存器与该端口相连;常用于DDR接口
set_input_delay -clock [get_clocks adc_dco_clk] -max -add_delay 1.512 [get_ports i_data_ch0_p] 编译分析STA结果: 本次时钟路径:IBUFDS→BUFIO→ISERDESE 差分时钟经过IBUFDS变为单端,经过IOB中的BUFIO送入ISERDESE。 本次数据路径:IBUFDS→ISERDESE 差分数据经过IBUFDS变成单端送入ISERDESE。
set _ input _ delayTypes, Data
代码中设置setTheme不生效 set_input_delay设置 前言 在STA中,要分析上游器件和FPGA之间的时序关系就得指定input delay。 流程 什么是input delay:约定上游芯片输出及时钟之间的关系。约束的目的就是看适配后的时序关系是什么样的。 以下以源同步接口举例,上游芯片发送data和随路时钟到下游FPGA芯片端口进行接收,使用解...