set_output_delay -clock clk_ddr -min 0.9 [get_ports DDR_OUT] set_output_delay -clock clk_ddr -min 1.1 [get_ports DDR_OUT] -clock_fall -add_delay 具体案例 比如某器件手册的输出时钟与数据的setup和hold要求如下图: 该时钟双沿采样,在时钟边沿到来后,结合output_delay的最大最小延迟的定义,可以...
延时值Delay Value可设置正值或负值,并且设为正值或负值在set_input_delay/set_output_delay中表现不同,set_input_delay中的设置input delay值直接添加到Data Path的最前段,可理解为此段即为正常路径的Source Clock Path 再看output delay,延时值output delay添加到Destination Clock Path,约束为2ns,分析时为-2ns,...
延时值Delay Value可设置正值或负值,并且设为正值或负值在set_input_delay/set_output_delay中表现不同,set_input_delay中的设置input delay值直接添加到Data Path的最前段,可理解为此段即为正常路径的Source Clock Path 再看output delay,延时值output delay添加到Destination Clock Path,约束为2ns,分析时为-2ns,...
-clock_fall :指明外部寄存器用该时钟的下降沿采样数据;常用于DDR接口 -add_delay:指明还有另一个外部寄存器与该端口相连;常用于DDR接口
set_output_delay -clock { clk_in } -add_delay 2.000 [get_ports data_out] 重新运行TimeQuest,可以看到3个path分析 1) data_in to reg1 2) reg1 to reg2 3) reg2 to data_out 可以看到,输入路径在data arrival time上加上了input delay;输出路径在data required time上减去了output delay;分别表现...
set_input_delay -clock clk -max 1.9 [get_ports data_in] -clock_fall -add_delay 如果不增加-add_delay参数,那么第二条会覆盖第一条约束,那么上升沿的约束就没有了。 在UG903中,也有下面的描述: Add Delay Input Delay Command Option The -add_delay option must be used if: ...
set_output_delay -add_delay -max -clock [get_clocks {CLK_OUT_48}] 4 [get_ports {DATA_OUT[13]}] set_output_delay -add_delay -min -clock [get_clocks {CLK_OUT_48}] -5 [get_ports {DATA_OUT[13]}] set_output_delay -add_delay -max -clock [get_clocks {C...
1、set_output_delay的本质 set_output_delay是对模块output信号在模块外部延迟的约束,本质上EDA工具会根据约束调整内部器件(UFF0)的类型,摆放位置以及组合逻辑(C1)以满足约束要求,即EDA工具保证模块DUA的UFF0的Tclk2q+Tc1延时能够满足约束要求。 约束指导原则:尽量照顾设计外部逻辑延时 ...
Fall (-fall)— Specifies that the constraints applies to the falling edge output delay at the port. Delay value: Specifies the delay value of the constraint. Add delay (-add_delay): Specifies that the delay is cumulative to any existing delay value. Targets: Allows you to type or select ...
set_input_delay -clock { clk_in } -add_delay 1.200 [get_ports {data_in}] set_output_delay -clock { clk_in } -add_delay 2.000 [get_ports data_out] 重新运行TimeQuest,可以看到3个path分析 1) data_in to reg1 2) reg1 to reg2 3) reg2 to data_out 可以看到,输入路径在data arrival...