set_clock_gating_style -sequential_cellnone-negtive_edge_logic {and} 如下图,-sequential_cell none指定latch-free模式,但是cell_list却指定了latch、and/or, 这种情况下,DC工具仍然会综合出latch-based clock-gating的电路。 2) {integrated}用于表明使用下降沿触发的ICG单元。如下图所示,该ICG单元就是一个pr...
总之,gating cell一般出现在clock path的中间,而且往往比较靠近clock source,其latency 较小,在CTS(clock tree synthesis)综合时钟树的时候,ICG不会被看作sink因此并不会作为balance对象。 也就是说: 当check gating cell 的timing 时,其sink point 是在gating cell的CK端; 当CTS时,sink point是在gating cell后面...
有的同学会认为“set_clock_gating_check只是单纯用于组合逻辑实现的gating,例如直接把时钟和EN 拉到一个与门上,才需要用这个命令,而ICG不是set_clock_gating_check这个命令的范围”。这观点是错误的! 实战一下:set_clock_gating_check约束在ICG cell上 report_clock_gating_check: set_clock_gating_check U_FIFO...