此时使用set_clock_groups约束,-logically_exclusive或-physically_exclusive是等价的,对于ASIC芯片需要考虑信号完整性,但对于FPGA芯片则无需考虑。因此,对于FPGA中set_clock_groups使用中无需过于区分Asynchronous,Logically_exclusive和Physically_exclusive的区别,更多的是在ASIC芯片设计中需要考虑。 set_clock_groups -name ...
1,set_clock_groups -exclusive 有多个时钟,但是多个时钟不会同时生效 例如: 2,-add 只有一个时钟输入源,但是始终的频率等可能变 例如:
1,set_clock_groups -exclusive 有多个时钟,但是多个时钟不会同时生效 例如: 2,-add 只有一个时钟输入源,但是始终的频率等可能变 例如:
此时使用set_clock_groups约束,-logically_exclusive或-physically_exclusive是等价的,对于ASIC芯片需要考虑信号完整性,但对于FPGA芯片则无需考虑。因此,对于FPGA中set_clock_groups使用中无需过于区分Asynchronous,Logically_exclusive和Physically_exclusive的区别,更多的是在ASIC芯片设计中需要考虑。 五、参考资料 《ug903-vi...
set_clock_groups -logically_exclusive -group [get_clocks clkA] -group [get_clocks clkB] ``` 在这个例子中,`clkA` 和 `clkB` 被定义为逻辑排他。工具会认为这两个时钟域在逻辑上是独立的,不会进行时序检查,但仍会计算它们之间的串扰。
`-physically_exclusive`适用于物理上不同时存在的时钟，如`set_clock_groups –physically_exclusive -group {SYS_CLK} -group {TEST_CLK}`，它们之间不会有SI交互。在大型设计中，`set_clock_groups`比`set_false_path`更有效，尤其在约束数量众多时，前者更加简洁易维护。通过`remove_clock_groups`...
–physically_exclusive 如果时钟不在设计中同时存在。例如时钟在同一主端口上定义,但工作在两种不同的模式下。这些时钟之间将没有SI交互。 set_clock_groups –physically_exclusive -group {SYS_CLK} -group {TEST_CLK} # use physically exclusive 可以通过remove_clock_groups删除clock_groups声明 在大型设计中,可...
Set Clock Groups(set_clock_groups)约束使您能够指定设计中的哪些时钟是不相关的。 set_clock_groups命令使您能够切断不同组中不相关时钟之间的时序。无论是指定-exclusive还是-asynchronous组,Timing Analyzer都会执行相同的分析。您可以使用-group选项定义一个时钟组。Timing Analyzer排除每个独立组的时钟之间的时序路径...
set_clock_groups -asynchronous -group {<clock1>...<clockn>} ... \ -group {<clocka>...<clockn>} -logically_exclusive—定义逻辑上独占并且同时又不活动的时钟,例如多路复用时钟。 -physically_exclusive—定义物理上独占并且同时又不活动的时钟。
set_clock_groups 命令的语法比较简单,一般形式如下: set_clock_groups [-group <group>] [-group <group>] ... [-group <group>] [-asynchronous] [-physically_exclusive] [-logically_exclusive] [-group_type <type>] 其中,各个选项的含义如下: - -group <group>: 指定一组时钟域,可以是时钟信号或...