set_clock_groups -physically_exclusive -group {CLK1} -group {CLK2} 根据上图,虽然消除了电容X4带来的延时影响,但在选择器U1的输入CLK1和CLK2间的电容X1延时未考虑,最终的分析结果将会过于乐观。为了解决X1的影响,将在选择器U1的输出端定义CLK1和CLK2的生成时钟gCLK1和gCLK2,再对两个生成时钟gCLK1和gCLK2...
此时使用set_clock_groups约束,-logically_exclusive或-physically_exclusive是等价的,对于ASIC芯片需要考虑信号完整性,但对于FPGA芯片则无需考虑。因此,对于FPGA中set_clock_groups使用中无需过于区分Asynchronous,Logically_exclusive和Physically_exclusive的区别,更多的是在ASIC芯片设计中需要考虑。 set_clock_groups-name ex...
本文将详细介绍 `set_clock_groups` 命令中的两种排他类型:逻辑排他(logically exclusive)和物理排他(physically exclusive),并结合实例进行说明。 ### 1. 基本概念 **逻辑排他(Logically Exclusive)**: - 工具会认为两个时钟域在逻辑上是独立的,不会进行时序检查。 - 但工具仍会计算这两个时钟域之间的串扰(...
1,set_clock_groups -exclusive 有多个时钟,但是多个时钟不会同时生效 例如: 2,-add 只有一个时钟输入源,但是始终的频率等可能变 例如:
SDC(4)–set_clock_groups 与–add选项 1,set_clock_groups -exclusive 有多个时钟,但是多个时钟不会同时生效 例如: 2,-add 只有一个时钟输入源,但是始终的频率等可能变 例如:
可以使用set_clock_groups命令指定互斥性时钟或异步时钟。以下列表显示了set_clock_groups命令,包括可用选项: set_clock_groups [-asynchronous | -exclusive] -group <clock name> -group <clock name> [-group <clock name>] ... 表1 介绍了set_clock_groups命令的选项。
set_clock_groups 命令的语法比较简单,一般形式如下: set_clock_groups [-group <group>] [-group <group>] ... [-group <group>] [-asynchronous] [-physically_exclusive] [-logically_exclusive] [-group_type <type>] 其中,各个选项的含义如下: - -group <group>: 指定一组时钟域,可以是时钟信号或...
set_clock_groups -physically_exclusive -group clk0mux -group clk1mux 对异步时钟组和时钟域交汇进行约束 在“时钟交互 (Clock Interaction)”报告中可快速明确异步关系:无公用基准时钟的时钟对或者无公共周期(未扩展)的时钟对。即使时钟周期相同,从不同时钟源生成的时钟仍为异步关系。必须仔细审查异步“时钟域交汇...
set_clock_groups [-asynchronous | -exclusive] -group <clock name> [-group <clock name>] [-group <clock name>] ... a group is defined with the -group option. the timequest timing analyzer cuts the timing paths between clocks each of the separate -groups groups. ...
`-physically_exclusive`适用于物理上不同时存在的时钟，如`set_clock_groups –physically_exclusive -group {SYS_CLK} -group {TEST_CLK}`，它们之间不会有SI交互。在大型设计中，`set_clock_groups`比`set_false_path`更有效，尤其在约束数量众多时，前者更加简洁易维护。通过`remove_clock_groups`...