esd latch-up原理 ESD(静电放电)引起Latch-up的原理是:当ESD静电加压,可能会从保护电路中引入少量带电载流子到阱或衬底中,会触发可控硅(SCR)电路,引起VDD和GND之间产生大电流,导致Latch-up。©2022 Baidu |由 百度智能云 提供计算服务 | 使用百度前必读 | 文库协议 | 网站地图 | 百度营销 ...
图1中提出了所谓“N over N”的TX结构,其原理,是用一个NMOS管去替换CMOS中的PMOS。这样改动,可以削弱I/O输出的闩锁效应。 图1 N over N TX 如图2所示,闩锁效应(Latch-up),会导致CMOS电路中电源和地之间寄生的PNP和NPN双极型晶体管(bipolar junction transistor,BJT)相互影响,从而形成一条低阻通路。所谓闩锁...
它就是我们之前讲过的CMOS寄生的PNPN结构触发产生Snap-Back并且Latch-up，通过ON/OFF实现对电路的保护，大家可以回顾一下，只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了，不过只能适用于Layout，不能适用于Process，否则Latch-up又要fail了。最后...
ESD是指在两个物体之间由于带电的静电荷的突然放电产生的短脉冲,可能对电子器件造成损坏。为了有效防护电子器件免受ESD损害,工程师们研发了一系列ESD保护电路设计。 其中,TLP(Transmission Line Pulse)和Latch-up测试是常用的两种测试方法。TLP测试是通过对器件施加一段时间很短的高压脉冲,来模拟ESD事件对器件的影响。
Latchup的原理分析(二) Q1为一垂直式PNPBJT,基极(base)是nwell,基极到 集电极(collector)的增益可达数百倍;Q2是一侧面式的 NPNBJT,基极为Psubstrate,到集电极的增益可达数 十倍;Rwell是nwell的寄生电阻;Rsub是substrate电 阻。 以上四元件构成可控硅(SCR)电路,当无外界干 ...
浅谈Latch-up(一) 图二.不同端口的Design Window。 如图二所示:a)作用于VDD与GND之间的Power Clamp,其Holding Voltage不能小于VDD+10%。VDD的驱动能力近似是无穷大的,如果ESD器件的Holding Voltage进入latch up区,使用过程中一旦VDD的扰动开启ESD器件,ESD器件的低阻通路会一直开启,直到烧毁。
LATCH-UP 是特指芯片内部P型/N型/P型/N型半导体组合成的这个结构发生产生大电流的正反馈导通现象。ESD和其他类型的EOS都有可能造成LATCH-UP,但也未必都是因为LATCH-UP而造成损坏。LATCH-UP也有自己的测试标准。简单的原理是对芯片注入某个量级的触发电流,验证芯片会不会发生LATCH-UP。说了半天,芯片到底是怎么...
Latch up• Latch up 的定义• Latch up 的原理分析的原理分析• 产生产生 Latch up 的具体原因• 防止防止 Latch up 的方法的定义的具体原因的方法 阅读了该文档的用户还阅读了这些文档 41 p. Latch-up_in_MOS_IC 7 p. 模拟电路版图设计中的匹配艺术 5 p. 版图设计中的寄生参数分析 33 p...
也有个定义便是二次穿透电流量,便是进到Latch-up以后I^2*R发热量剧增造成硅融化了,而这一便是要过流保护,可以利用操纵W/L,或是提升一个过流保护高阻,非常简单最常见的办法是放大Drain的间距/拉大sAB的间距(ESD rule的常见作法)。 3、栅压藕合(Gate-Couple) ESD技术性:大家刚才讲过,Multi-finger的ESD...