esd latch-up原理 ESD(静电放电)引起Latch-up的原理是:当ESD静电加压,可能会从保护电路中引入少量带电载流子到阱或衬底中,会触发可控硅(SCR)电路,引起VDD和GND之间产生大电流,导致Latch-up。©2022 Baidu |由 百度智能云 提供计算服务 | 使用百度前必读 | 文库协议 | 网站地图 | 百度营销 ...
而Hold电压就是要维持Snap-back持续ON,但是又不能进入栅锁(Latch-up)状态,否则就进入二次击穿(热击穿)而损坏了。还有个概念就是二次击穿电流,就是进入Latch-up之后I^2*R热量骤增导致硅融化了,而这个就是要限流,可以通过控制W/L,或者增加一个限流高阻, 最简单最常用的方法是拉大Drain的距离/拉大SAB的...
Latch-Up现象是指在集成电路中,当电源引脚与接地引脚之间存在PNP和NPN双极性晶体管时,可能会形成一个低阻抗通路。这种现象会导致电源引脚与接地引脚之间的电流急剧增加。如果电流过大,可能会导致芯片的永久性损坏。静电放电效应(ESD)是电子设备在制造和使用过程中最常遇到的一种破坏性因素。这种现象通常...
图1中提出了所谓“N over N”的TX结构,其原理,是用一个NMOS管去替换CMOS中的PMOS。这样改动,可以削弱I/O输出的闩锁效应。 图1 N over N TX 如图2所示,闩锁效应(Latch-up),会导致CMOS电路中电源和地之间寄生的PNP和NPN双极型晶体管(bipolar junction transistor,BJT)相互影响,从而形成一条低阻通路。所谓闩锁...
其中,TLP(Transmission Line Pulse)和Latch-up测试是常用的两种测试方法。TLP测试是通过对器件施加一段时间很短的高压脉冲,来模拟ESD事件对器件的影响。通过不同幅度和极性的脉冲,可以测试器件的ESD容错能力。而Latch-up测试则是用来检测器件在高电压条件下是否会发生Latch-up现象,即器件内部PN结发生反向击穿而导致的失...
Latchup的原理分析(二) Q1为一垂直式PNPBJT,基极(base)是nwell,基极到 集电极(collector)的增益可达数百倍;Q2是一侧面式的 NPNBJT,基极为Psubstrate,到集电极的增益可达数 十倍;Rwell是nwell的寄生电阻;Rsub是substrate电 阻。 以上四元件构成可控硅(SCR)电路,当无外界干 ...
浅谈Latch-up(一) 图二.不同端口的Design Window。 如图二所示:a)作用于VDD与GND之间的Power Clamp,其Holding Voltage不能小于VDD+10%。VDD的驱动能力近似是无穷大的,如果ESD器件的Holding Voltage进入latch up区,使用过程中一旦VDD的扰动开启ESD器件,ESD器件的低阻通路会一直开启,直到烧毁。
此外,二次击穿电流也是一个重要概念,它描述的是进入Latch-up状态后I^2*R热量急剧增加导致硅融化的现象。为防止这种情况发生,可以通过控制W/L比例、增加限流高阻或适当拉大Drain和SAB的距离等方法来限流。栅极耦合(Gate-Couple) ESD技术 针对Multi-finger ESD设计的均匀性问题,我们引入了栅极耦合技术。由于各finger...
LATCH-UP 是特指芯片内部P型/N型/P型/N型半导体组合成的这个结构发生产生大电流的正反馈导通现象。ESD和其他类型的EOS都有可能造成LATCH-UP,但也未必都是因为LATCH-UP而造成损坏。LATCH-UP也有自己的测试标准。简单的原理是对芯片注入某个量级的触发电流,验证芯片会不会发生LATCH-UP。说了半天,芯片到底是怎么...