现在这个IP核就是我们的传话员,我们只需要告诉他一些事情,让他替我们跑路即可。 首先看到ui_clk和ui_clk_sync_rst,这两个信号就是IP核返还给我们用户操作的时钟和复位信号。而以下这些信号的操作时钟我们就可以选择ui_clk,非常贴心有木有! app_addr(input):地址,类比FPGA中BRAM的地址。在突发模式下,这个地址每次...
默认为200MHz(也可能说的不对,但是目前我看到的都是200MHz) 3. DDR的工作时钟 ddr_clk DDR的工作时钟(差分时钟)是由FPGA输出给DDR模块,与FPGA的型号和速度等级有关。 4. 用户时钟ui_clk ui_clk同样也是system_clk倍频得到的。用户端通过MIG核输出的ui_clk,来控制信号。 值得注意的是,ui_clk与ddr_clk存在...
①Clock Period,即DDR芯片物理侧的IO时钟频率,称之为核心频率 ②物理侧到控制器时钟的比例,可选4:1或2:1;决定了ui_clk的频率; 如图配置的话,ui_clk = 800M /4 =200Mhz ③选择DDR3的类型,Components指的是DDR3的型号是元件类,笔记本那种的插条类是SODIMMs。 ④选择DDR3的型号 ⑤数据位宽,由DDR型号决定,...
ui_clk和ui_clk_sync_rst这两个信号，是FPGA用户侧逻辑开发过程中的关键信号。它们在DDR4成功初始化和校准之后才会产生，为后续的数据传输和操作提供必要的时钟和复位信号。接下来，我们将深入探讨DDR4的AXI数据接口。AXI4full接口是DDR4与FPGA之间数据传输的重要桥梁，其协议文档将详细描述其功能和工作原理。该接口...
由于 DDR 芯片的运行时钟是 400Mhz,因此 MIG IP 核的用户时钟(ui_clk)就是 100Mhz。一般来说高速传输的场合选择 4:1,要求低延时的场合选择 2:1。这里还要指出,当 DDR3 时钟选择选择了 350M 到最高的 400M,比例默认只为 4:1,低于 350M 才有 4:1 和 2:1 两个选项。
② PHY to Controller Clock Ratio:DDR3 IO接口时钟和DDR3 MIG IP核用户接口时钟ui_clk比例,如① Clock Period=400MHz,此处设置4:1,则,ui_clk = 400MHz/4 = 100MHz。 ③ 该部分设置DDR3芯片的特性。 Memory Part,IP核给出了很多定制好的镁光系列芯片,用户可以根据自己板载DDR3直接选择,如果器件参数不能...
ui_clk时钟为DDR3 IP核应用接口用户时钟,用于实现用户接口控制及数据同步时钟。如图4所示,PHY to Controller Clock Ratio比例为4:1,则ui_clk=Clock Period/4 = 800MHz/4=200MHz。 3.2.3 Input Clock Period时钟 图5、Input Clock Period时钟 该时钟为图3中DDR3 IP核SYSCLKP/SYSCLKN时钟。
ui_clk_sync_rst是MIG IP提供的同步复位信号，当其为高电平时，用户侧将进行同步复位。init_calib_complete是DDR控制器发出的信号，表示DDR3芯片的初始化和校准已完成。一旦该信号为高，用户即可开始对DDR3进行数据的读写操作。此外，还有几个本地接口维护命令信号，如app_sr_req、app_sr_active、app_ref_req、...
如图配置的话,ui_clk = 800M /4 =200Mhz ③选择DDR3的类型,Components指的是DDR3的型号是元件类,笔记本那种的插条类是SODIMMs。 ④选择DDR3的型号 ⑤数据位宽,由DDR型号决定,但是当FPGA挂了多片DDR时,位宽相应增加; (6)配置系统时钟 系统时钟输入,建议200M,后面参考时钟可以直接使用系统时钟。
重新回顾了一下,其他一些信号 clk_ref_i (输入时钟,给PLL生成DDR的输入时钟)(设为100MHz)(倍频为4倍,DDR的输入时钟为400MHz) sys_clk_i (输入时钟,给MIG IP核内部运行的)(设为100MHz) ui_clk (输出时钟,给MIG IP核的驱动的)(有些多余?用sys_clk_i不就好了?)...