默认为200MHz(也可能说的不对,但是目前我看到的都是200MHz) 3. DDR的工作时钟 ddr_clk DDR的工作时钟(差分时钟)是由FPGA输出给DDR模块,与FPGA的型号和速度等级有关。 4. 用户时钟ui_clk ui_clk同样也是system_clk倍频得到的。用户端通过MIG核输出的ui_clk,来控制信号。 值得注意的是,ui_clk与ddr_clk存在...
如图4所示,c0_sys_clk_p 和 c0_sys_clk_n 为我们给MIG IP的输入时钟,MIG会利用其PLL产生用于驱动DDR芯片的DDR PHY物理接口的时钟c0_ddr4_ck_t和c0_ddr4_ck_c这一组差分时钟。ui_clk是MIG控制器给我们的用户信号的基准时钟。IP核在例化的时候我们选用的是4:1,从仿真图的时钟cycle上来看,确实如此。DDR...
①Clock Period,即DDR芯片物理侧的IO时钟频率,称之为核心频率 ②物理侧到控制器时钟的比例,可选4:1或2:1;决定了ui_clk的频率; 如图配置的话,ui_clk = 800M /4 =200Mhz ③选择DDR3的类型,Components指的是DDR3的型号是元件类,笔记本那种的插条类是SODIMMs。 ④选择DDR3的型号 ⑤数据位宽,由DDR型号决定,...
拿去搬砖吧! 4. ui_clk(看好了,逻辑使用的时钟搁这输出呢) 在第二篇《DDR的时钟分析》里我们也讲过,ui_clk就是逻辑使用的时钟;由配置界面“Clock Period”与“4:1 / 2:1模式”确定的;如:核心频率为400M;选择了4:1模式,那么ui_clk = 400 / 4 =100 M; 记住,你的逻辑代码工作在ui_clk这个时钟域!
由于 DDR 芯片的运行时钟是 400Mhz,因此 MIG IP 核的用户时钟(ui_clk)就是 100Mhz。一般来说高速传输的场合选择 4:1,要求低延时的场合选择 2:1。这里还要指出,当 DDR3 时钟选择选择了 350M 到最高的 400M,比例默认只为 4:1,低于 350M 才有 4:1 和 2:1 两个选项。
ui_clk时钟为DDR3 IP核应用接口用户时钟,用于实现用户接口控制及数据同步时钟。如图4所示,PHY to Controller Clock Ratio比例为4:1,则ui_clk=Clock Period/4 = 800MHz/4=200MHz。 3.2.3 Input Clock Period时钟 图5、Input Clock Period时钟 该时钟为图3中DDR3 IP核SYSCLKP/SYSCLKN时钟。
input ui_clk, input rst, input fifo_wr_cmd_en, input [7:0] fifo_wr_cmd_brust_len, input [28:0] fifo_wr_cmd_addr, input [2:0] fifo_wr_cmd_instr, input fifo_wr_cmd_start, output fifo_wr_cmd_empty, output fifo_wr_cmd_full, ...
② PHY to Controller Clock Ratio:DDR3 IO接口时钟和DDR3 MIG IP核用户接口时钟ui_clk比例,如① Clock Period=400MHz,此处设置4:1,则,ui_clk = 400MHz/4 = 100MHz。 ③ 该部分设置DDR3芯片的特性。 Memory Part,IP核给出了很多定制好的镁光系列芯片,用户可以根据自己板载DDR3直接选择,如果器件参数不能...
② MIG会在用户端提供一个ui_clk(第一张图左端的clk信号,用户发送和接收数据等操作都是在该时钟域下进行的)供用户使用,这里的4:1指的就是①中设置的时钟频率:ui_clk的频率,所以此时ui_clk的频率是200MHZ。 ③ 选择DDR3存储器的型号。 ④ DDR3的工作电压。
ui_clk图4下面②有个4:1,说明MIG 输出到app接口上的时钟ui_clk = 800M/4=200M ,即到时我们在写RTL逻辑代码时操作MIG核时,用的就是这个200M时钟; 注:当我们选择800M时钟时,下面的PHY to Controller Clock Ratio 只能选择4:1;对应过来ui_clk最大为200M;当我们clock period时钟选择小于800M时,这里可以选...