wire ui_clk; parameter TEST_MEM_SIZE = 32'd1024*1024*1024;//4GB parameter FDMA_BURST_LEN = 16'd512; parameter ADDR_MEM_OFFSET = 0; parameter ADDR_INC = FDMA_BURST_LEN * 16; parameter WRITE1 = 0; parameter WRITE2 = 1; parameter WAIT = 2; parameter READ1 = 3; parameter READ2...
always @(posedge ui_clk)begin if(!ui_rstn)begin T_S <=0;pkg_wr_areq <= 1'b0;pkg_wr_...
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.C (~clk0) )/* synthesis syn_useioff = 1 */; OBUF r20 ( .I (ddr_cke_q), .O (ddr_cke) ); (* IOB = "TRUE" *) FD iob_odt ( .Q (ddr_odt_reg), .D (ddr_odt_cntrl), .C (~clk0) )/* synthesis syn_useioff = 1 */; ...
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.ui_clk(ui_clk), .fdma_rstn(ui_rstn), .sys_clk_i(sys_clk_i) ); endmodule 1.5测试代码状态机分析 WRITE1状态:为了测试整个DDR的存储控件,所以先计算DDR大小,536870911正好是一片512MB DDR的大小。根据之前BD里面FDMA的参数设置,一次AXI4 burst大小为256,那么每次传输1024byte(256x32/8)。我们设置pkg_...
ui_clk 这是UI 的输出时钟。 它必须是出口到外部 SDRAM 的时钟频率的一半或四分之一,这取决于 GUI 中选择的 2:1 或 4:1 模式。 init_calib_complete 当校准完成时,PHY 会断言 init_calib_complete。 在向内存控制器发送命令之前,应用程序无需等待 init_calib_complete。
input ui_clk, input ui_rstn, //sensor input -W0_FIFO--- input W0_FS_i, input W0_wclk_i, input W0_wren_i, input [31:0] W0_data_i, //hdmi output -R0_FIFO--- input R0_FS_i, input R0_rclk_i, input R0_rden_i, output[31:0] ...
1、DQS是DLL根据clk产生的信号，这个信号也被称之为数据眼，DQS的主要作用就是告诉控制器何时读/写数据...
always @(posedge ui_clk)begin if(!ui_rstn)begin T_S <=0;pkg_wr_areq <= 1'b0;pkg_rd_...