一、MIG IP核的配置 对于k7系列板子,DDR3的双沿时钟为800MHz*2=1600MHz,这时在4:1的模式下,系统时钟为200M,mig ip核返回来的ui_clk也为200MHz。 mig ip核的配置情况总结如下: 二、DDR3 SDRAMIP核初始化是否完成验证 这一步的目的在于验证mig ip核是否配置成功且与DDR3相配合能够正常使用了。 此时需要在...
1、sys_clk_i是MIG IP的系统时钟输入信号,根据前面IP配置,这个时钟需要提供200MHz 时钟。 2、sys_rst是MIG IP的系统复位输入信号,低电平复位。 3、ui_clk是MIG IP提供给用户侧使用的时钟信号,DDR3端口时钟与ui_clk频率比值为4:1。 4、ui_clk_sync_rst是MIG IP提供给用户侧的同步复位信号,高电平有效。 5...
①Clock Period,即DDR芯片物理侧的IO时钟频率,称之为核心频率 ②物理侧到控制器时钟的比例,可选4:1或2:1;决定了ui_clk的频率; 如图配置的话,ui_clk = 800M /4 =200Mhz ③选择DDR3的类型,Components指的是DDR3的型号是元件类,笔记本那种的插条类是SODIMMs。 ④选择DDR3的型号 ⑤数据位宽,由DDR型号决定,...
PHY to Controller Clock Ratio:DDR3 物理芯片运行时钟和 MIG IP 核的用户端(FPGA)的时钟之比,一般有 4:1 和 2:1 两个选项,本次实验选 4:1。由于 DDR 芯片的运行时钟是 400Mhz,因此 MIG IP 核的用户时钟(ui_clk)就是 100Mhz。一般来说高速传输的场合选择 4:1,要求低延时的场合选择 2:1。这里还要...
系统时钟:MIG IP 核工作时钟,一般命名为 sys_clk。 参考时钟:MIG IP 的参考时钟,必须为 200M,命名为 ref_clk DDR3 芯片工作的时钟:由 FPGA 输入到 DDR3 芯片,为差分时钟 用户端时钟:MIG IP 核输出给用户端的时钟,命名为 ui_clk 4.10带宽计算
其中的输入/输出是相对于MIG IP核来说的,例如ui_clk就是output给用户侧的用户时钟。 DDR3 的读或者写都包含写命令操作,其中写操作命令(app_cmd)的值等于 0,读操作 app_cmd 的值 等于 1。首先来看写命令时序,如下图所示。首先检查 app_rdy,为高则表明此时 IP 核命令接收处于准备好 状态,可以接收用户命令,...
② PHY to Controller Clock Ratio:DDR3 IO接口时钟和DDR3 MIG IP核用户接口时钟ui_clk比例,如① Clock Period=400MHz,此处设置4:1,则,ui_clk = 400MHz/4 = 100MHz。 ③ 该部分设置DDR3芯片的特性。 Memory Part,IP核给出了很多定制好的镁光系列芯片,用户可以根据自己板载DDR3直接选择,如果器件参数不能...
ui_clk是MIG IP提供给用户侧的时钟信号，其频率与DDR3端口的时钟频率之比为4：1。ui_clk_sync_rst是MIG IP提供的同步复位信号，当其为高电平时，用户侧将进行同步复位。init_calib_complete是DDR控制器发出的信号，表示DDR3芯片的初始化和校准已完成。一旦该信号为高，用户即可开始对DDR3进行数据的读写操作。此...
② PHY to Controller Clock Ratio:DDR3 IO接口时钟和DDR3 MIG IP核用户接口时钟ui_clk比例,如① Clock Period=400MHz,此处设置4:1,则,ui_clk = 400MHz/4 = 100MHz。 ③ 该部分设置DDR3芯片的特性。 Memory Part,IP核给出了很多定制好的镁光系列芯片,用户可以根据自己板载DDR3直接选择,如果器件参数不能...
②物理侧到控制器时钟的比例,可选4:1或2:1;决定了ui_clk的频率; 如图配置的话,ui_clk = 800M /4 =200Mhz ③选择DDR3的类型,Components指的是DDR3的型号是元件类,笔记本那种的插条类是SODIMMs。 ④选择DDR3的型号 ⑤数据位宽,由DDR型号决定,但是当FPGA挂了多片DDR时,位宽相应增加; ...