PHY to Controller Clock Ratio:DDR3 物理芯片运行时钟和 MIG IP 核的用户端(FPGA)的时钟之比,一般有 4:1 和 2:1 两个选项,本次实验选 4:1。由于 DDR 芯片的运行时钟是 400Mhz,因此 MIG IP 核的用户时钟(ui_clk)就是 100Mhz。一般来说高速传输的场合选择 4:1,要求低延时的场合选择 2:1。这里还要...
现在这个IP核就是我们的传话员,我们只需要告诉他一些事情,让他替我们跑路即可。 首先看到ui_clk和ui_clk_sync_rst,这两个信号就是IP核返还给我们用户操作的时钟和复位信号。而以下这些信号的操作时钟我们就可以选择ui_clk,非常贴心有木有! app_addr(input):地址,类比FPGA中BRAM的地址。在突发模式下,这个地址每次...
一、MIG IP核的配置 对于k7系列板子,DDR3的双沿时钟为800MHz*2=1600MHz,这时在4:1的模式下,系统时钟为200M,mig ip核返回来的ui_clk也为200MHz。 mig ip核的配置情况总结如下: 二、DDR3 SDRAMIP核初始化是否完成验证 这一步的目的在于验证mig ip核是否配置成功且与DDR3相配合能够正常使用了。 此时需要在...
系统时钟:MIG IP 核工作时钟,一般命名为 sys_clk。 参考时钟:MIG IP 的参考时钟,必须为 200M,命名为 ref_clk DDR3 芯片工作的时钟:由 FPGA 输入到 DDR3 芯片,为差分时钟 用户端时钟:MIG IP 核输出给用户端的时钟,命名为 ui_clk 4.10带宽计算 ①FPGA 写入数据到 DDR3 芯片的带宽为: 800M × 2 × 1...
② PHY to Controller Clock Ratio:DDR3 IO接口时钟和DDR3 MIG IP核用户接口时钟ui_clk比例,如① Clock Period=400MHz,此处设置4:1,则,ui_clk = 400MHz/4 = 100MHz。 ③ 该部分设置DDR3芯片的特性。 Memory Part,IP核给出了很多定制好的镁光系列芯片,用户可以根据自己板载DDR3直接选择,如果器件参数不能...
ui_clk图4下面②有个4:1,说明MIG 输出到app接口上的时钟ui_clk = 800M/4=200M ,即到时我们在写RTL逻辑代码时操作MIG核时,用的就是这个200M时钟; 注:当我们选择800M时钟时,下面的PHY to Controller Clock Ratio 只能选择4:1;对应过来ui_clk最大为200M;当我们clock period时钟选择小于800M时,这里可以选...
因为PHY to Controller Clock Ratio为4:1,所以MIG核输出的ddr3_ui_clk时钟是400MHz进行四分频后得到的100MHz时钟。ddr3_ui_clk_sync_rst为低电平时,表示ddr3_ui_clk时钟已稳定,可以使用。 PLL Input Clock Period(sys_clk_i)为200MHz: sys_clk_i和clk_ref_i都配置为No Buffer,然后在代码中都共用同一个...
ui_clk 图4下面②有个4:1,说明MIG输出到app接口上的时钟ui_clk=800M/4=200M,即到时我们在写RTL逻辑代码时操作MIG核时,用的就是这个200M时钟; 注:当我们选择800M时钟时,下面的PHY to Controller Clock Ratio只能选择4:1;对应过来ui_clk最大为200M;当我们clock period时钟选择小于800M时,这里可以选择4:...
ui_clk_sync_rst是MIG IP提供的同步复位信号，当其为高电平时，用户侧将进行同步复位。init_calib_complete是DDR控制器发出的信号，表示DDR3芯片的初始化和校准已完成。一旦该信号为高，用户即可开始对DDR3进行数据的读写操作。此外，还有几个本地接口维护命令信号，如app_sr_req、app_sr_active、app_ref_req、...
4. ui_clk(看好了,逻辑使用的时钟搁这输出呢) 在第二篇《DDR的时钟分析》里我们也讲过,ui_clk就是逻辑使用的时钟;由配置界面“Clock Period”与“4:1 / 2:1模式”确定的;如:核心频率为400M;选择了4:1模式,那么ui_clk = 400 / 4 =100 M; ...