现在这个IP核就是我们的传话员,我们只需要告诉他一些事情,让他替我们跑路即可。 首先看到ui_clk和ui_clk_sync_rst,这两个信号就是IP核返还给我们用户操作的时钟和复位信号。而以下这些信号的操作时钟我们就可以选择ui_clk,非常贴心有木有! app_addr(input):地址,类比FPGA中BRAM的地址。在突发模式下,这个地址每次...
1、sys_clk_i是MIG IP的系统时钟输入信号,根据前面IP配置,这个时钟需要提供200MHz 时钟。 2、sys_rst是MIG IP的系统复位输入信号,低电平复位。 3、ui_clk是MIG IP提供给用户侧使用的时钟信号,DDR3端口时钟与ui_clk频率比值为4:1。 4、ui_clk_sync_rst是MIG IP提供给用户侧的同步复位信号,高电平有效。 5...
PHY to Controller Clock Ratio:DDR3 物理芯片运行时钟和 MIG IP 核的用户端(FPGA)的时钟之比,一般有 4:1 和 2:1 两个选项,本次实验选 4:1。由于 DDR 芯片的运行时钟是 400Mhz,因此 MIG IP 核的用户时钟(ui_clk)就是 100Mhz。一般来说高速传输的场合选择 4:1,要求低延时的场合选择 2:1。这里还要...
ui_clk时钟为DDR3 IP核应用接口用户时钟,用于实现用户接口控制及数据同步时钟。如图4所示,PHY to Controller Clock Ratio比例为4:1,则ui_clk=Clock Period/4 = 800MHz/4=200MHz。 3.2.3 Input Clock Period时钟 图5、Input Clock Period时钟 该时钟为图3中DDR3 IP核SYSCLKP/SYSCLKN时钟。 3.2.4 Reference...
② PHY to Controller Clock Ratio:DDR3 IO接口时钟和DDR3 MIG IP核用户接口时钟ui_clk比例,如① Clock Period=400MHz,此处设置4:1,则,ui_clk = 400MHz/4 = 100MHz。 ③ 该部分设置DDR3芯片的特性。 Memory Part,IP核给出了很多定制好的镁光系列芯片,用户可以根据自己板载DDR3直接选择,如果器件参数不能...
ui_clk图4下面②有个4:1,说明MIG 输出到app接口上的时钟ui_clk = 800M/4=200M ,即到时我们在写RTL逻辑代码时操作MIG核时,用的就是这个200M时钟; 注:当我们选择800M时钟时,下面的PHY to Controller Clock Ratio 只能选择4:1;对应过来ui_clk最大为200M;当我们clock period时钟选择小于800M时,这里可以选...
input ui_clk, input rst, input fifo_wr_cmd_en, input [7:0] fifo_wr_cmd_brust_len, input [28:0] fifo_wr_cmd_addr, input [2:0] fifo_wr_cmd_instr, input fifo_wr_cmd_start, output fifo_wr_cmd_empty, output fifo_wr_cmd_full, ...
4. ui_clk(看好了,逻辑使用的时钟搁这输出呢) 在第二篇《DDR的时钟分析》里我们也讲过,ui_clk就是逻辑使用的时钟;由配置界面“Clock Period”与“4:1 / 2:1模式”确定的;如:核心频率为400M;选择了4:1模式,那么ui_clk = 400 / 4 =100 M; ...
如图配置的话,ui_clk = 800M /4 =200Mhz ③选择DDR3的类型,Components指的是DDR3的型号是元件类,笔记本那种的插条类是SODIMMs。 ④选择DDR3的型号 ⑤数据位宽,由DDR型号决定,但是当FPGA挂了多片DDR时,位宽相应增加; (6)配置系统时钟 系统时钟输入,建议200M,后面参考时钟可以直接使用系统时钟。
ui_clk:是MIG IP核提供给用户使用的一个100MHz时钟; ui_clk_sync_rst:是ui_clk的复位信号,当该信号拉低的时候表示ui_clk已经复位完成; sys_clk_i:是输入到该IP 核的系统时钟,前面我们选择的是NO BUFFER和use system clock所以这里有一个单端的输入时钟接口; ...