Clock Period:FPGA与DDR3芯片实际交互时候的工作时钟频率 PHY to Controller Clock Ratio:这里实际工作频率400MHz,我们选择比率为4:1,那么四分频后得到的100MHz时钟就是Ui_clk,给用户使用。我们可以用这个时钟控制读写地址变化等操作。 Data Width:根据芯片型号进选择,这里我们选择的型号为Components的MT41J128M16XX-...
① Clock Period,这个时钟为DDR3 IO接口时钟,即CK/CK#管脚时钟,图中配置为400MHz; ② PHY to Controller Clock Ratio:DDR3 IO接口时钟和DDR3 MIG IP核用户接口时钟ui_clk比例,如① Clock Period=400MHz,此处设置4:1,则,ui_clk = 400MHz/4 = 100MHz。 ③ 该部分设置DDR3芯片的特性。 Memory Part,IP...
PHY to Controller Clock Ratio:DDR3 物理芯片运行时钟和 MIG IP 核的用户端(FPGA)的时钟之比,一般有 4:1 和 2:1 两个选项,本次实验选 4:1。由于 DDR 芯片的运行时钟是 400Mhz,因此 MIG IP 核的用户时钟(ui_clk)就是 100Mhz。一般来说高速传输的场合选择 4:1,要求低延时的场合选择 2:1。这里还要...
Clock Period:DDR3 芯片运行时钟周期,这里选400M,实际传输频率800M(上下沿双触发) PHY to Controller Clock Ratio:一般有 4:1 和 2:1 两个选项,当DDR3 芯片运行频率高于350M时,默认选为4:1 VCCAUX_IO:这是 FPGA 高性能 bank(High Performance bank)的供电电压。它的 设置取决于 MIG 控制器运行的周期/频...
1.1、chipn_empty 1.2、clk_ratio 二、MEMCONTROL寄存器 2.1、bl (Memory Burst Length)突发长度 2.2、Number of Memory Chips 内存数量配置 2.3、芯片数据位宽度 2.4、内存类型(DDR DDR2 DDR3 LPDDR2-S4...) 三、MEMCONFIGn寄存器 3.1、内存基地址和内存大小范围设置 3.2...
PHY to Controller Clock Ratio:一般有 4:1 和 2:1 两个选项,当DDR3 芯片运行频率高于350M时,默认选为4:1 VCCAUX_IO:这是 FPGA 高性能 bank(High Performance bank)的供电电压。它的 设置取决于 MIG 控制器运行的周期/频率。当用户让控制器工作在最快频率的时候,系统 会默认为 1.8V ...
ui_clk图4下面②有个4:1,说明MIG 输出到app接口上的时钟ui_clk = 800M/4=200M ,即到时我们在写RTL逻辑代码时操作MIG核时,用的就是这个200M时钟; 注:当我们选择800M时钟时,下面的PHY to Controller Clock Ratio 只能选择4:1;对应过来ui_clk最大为200M;当我们clock period时钟选择小于800M时,这里可以选...
PHY to controller clock frequency ratio:用户时钟分频系数,这里只能选择 4 比 1,因此时钟频率等于 DDR4 芯片驱动时钟频率的四分之一。 Specify MMCM M and D on Advanced Clocking Page to calculate Ref Clk:特殊参考时钟选择,如果参考 时钟频率在“Reference input Clock Speed”选项列表中没有列出,可以使能这...
PHY to Controller Clock Ratio(PHY到控制器时钟比例) 含义:DDR的IO时钟与用户时钟(ui_clk)的比例。 作用:影响AXI接口的时钟频率和用户带宽。 推荐设置:根据系统设计需求来选择,如4:1或2:1。 AXI DATA WIDTH(AXI数据位宽) 含义:AXI总线的数据位宽。 作用:决定了AXI接口单次数据传输的位宽。 推荐设置:根据...
2、PHY to Controller Clock Ratio,该时钟是MIG输出给UI的时钟,为了避免跨时钟域的问题,我们用这个ui_clk驱动自己逻辑代码 这个速率可以设置4:1 /2:1,我设置的2:1,则 ui_clk=333.33/2=166.665MHz a、我设置的为333.33MHz,因为是双边沿,实际速率=333.33*2=666.66MHz ...