如果我们已知输入端口的外部电路的延迟(假设为4 ns,包括翻转延时和外部的逻辑延时),就可以很容易地计算出留给综合电路输入端到寄存器N的最大允许延迟: DC中,用getinputdelay命令约束输人路径的延迟: 代码语言:javascript 代码运行次数:0 运行 AI代码解释 setinputdelay-max4-clockCLK[get_portsA] 我们指定外部逻辑用...
get_object_name $PCIMPORTS # -> pci_1 pci_2 ... 获取设计对象物集的大小: sizeof_collection $PCI_PORTS # -> 37 往设计对象物集里面增加设计对象: set PCI_PORTS [add_to_collection $PCI_PORTS [get_ports CTRL*]] 从设计对象物集里面减少设计对象: set ALL_INP_EXC_CLK [remove_from_collecti...
create_clock -period 10 [get_ports CLK] set_multicycle_path6-setup -to [get_pins C_reg[*]/D] (等价于set_multicycle_path-setup 6 -to [get_pins C_reg[*]/D] ) 注意这条命令是要知道多时钟周期的终点寄存器的(注意:这条命令设置了所有的前级寄存器时钟端口到C_reg寄存器的D端口路径都是多时...
【3】set CONSERVATIVE_ MAXCAP [expr $MAXCAP / 2.0] 【4】set_ max_ capacitance $CONSERVATIVE_ MAXCAP [getports IN1] 约束的意思是:首先【1】处,我们选择使用综合库里面库单元的一个输出引脚作为设计中预期驱动器的最大允许电容负载,其值通过【2】得到,假设为3.6pf,也就是MAXCAP = 3.6pf。然后通过【...
38get_pins命令:Creates a collection of pins that match the specified criteria。 get_ports命令:Creates a collection of ports from the current design that match the specified criteria. all_inputs命令:Returns a collection of input or inout ports in the current design. ...
create_clock -period 20 bftClk [get_ports bftClk] set_clock_groups -asynchronous -group wbClk -group bftClk 当如果两个主时钟wbClk跟bftClk的相位是一致的,即可以不用set_clock_groups来进行约束。 生成同源时钟 正如上面介绍所说create_clock是生成主时钟的(顶层的),工程师也可以通过一种方式来生成自定...
set_false_path–from [get_clocks CLK3] –to [get_clocks CLK4] set_false_path–from [get_clocks CLK4] –to [get_clocks CLK3] 方式二: create_clock -name CLK1-period 5 [get_ports CLK1] create_clock-name CLK2 -period 10 [get_ports CLK2] ...
set_case_analysis 0 [get_ports sel] 与命令set_disable_timing相比,命令set_case_analysis会增加DC的运行时间,但使用模式分析命令较简单。 (2)接下来是分频电路: Design Compiler不能推导出分频时钟的波形。时钟信号可以通过任何的组合电路,但中止于寄存器。DC并不知道寄存器的输出端为时钟信号或非时钟信号。如下...
set_false_path–from [get_clocks CLK4] –to [get_clocks CLK3] 方式二: create_clock -name CLK1-period 5 [get_ports CLK1] create_clock-name CLK2 -period 10 [get_ports CLK2] create_clock-name CLK3 -period 15 [get_ports CLK3] ...
DC中,用get_input_delay命令约束输人路径的延迟: set_input_delay-max 4 -clockCLK[get_portsA] 我们指定外部逻辑用了多少时间,DC计算还有多少时间留给内部逻辑。在这条命令中,外部逻辑用了4 ns,对于时钟周期为10 ns的电路,内部逻辑的最大延迟为10 - 4 - Tsetup = 6 。