report_clock report_clock -skew report_port -verbose -->保存约束好的设计: write -format ddc -hier -out unmapped/MY_DESIGN.ddc ·综合 (简单的步骤跟流程一样) ·综合后检查(与优化) (简单的步骤跟流程一样) ·保存综合后的设计 (简单的步骤跟流程一样) 作者:IC_learner, 来源:cnblogs.com/IClearn...
·启动DC,查看target_library的信息 -->启动的时候,我们使用管道开关,把DC的启动信息保存到startreport.log里面(dcshell -topo是DC的启动命令,启动时产生的信息,通过 | tee -i 流入start_report.log文件中): (我们也可以通过启动gui界面进行输入命令,也可以在shell中输入命令) -->由于我们仅仅是需要查看targetlib...
report_port -verbose report_path_group report_timing report_timing_requirements -ignored report_auto_ungroup report_interclock_relation check_timing reset_path -from FF1_reg remove_clock remove_clockJransition remove_clock_uncertainty remove_input_delay remove_output_delay remove_driving_cell list_libs...
1:约束加完后检查 report_port -verbose ;#检查端口约束 report_clcok;#检查clock约束 2:重定向 重定向输出脚本并且输出到一个log文件里 redirect -tee -file precompile.rpt 3: help help *clcok help -verbose create_clock create_clock -help man create_clock 六:实战 由于种种原因,这里只有环境属性的...
*** Report : timing -path full -delay max -max_paths 1 Design : counter Version: L-2016.03-SP1 Date : Sat Aug 6 20:21:41 2022 *** Operating Conditions: nom_pvt Library: lsi_10k Wire Load Model Mode: top Startpoint: en (input port) Endpoint: overflow_reg (rising edge-triggered fl...
引脚{IO_SDRAM_CLK\SDRAM_CLK}不是路径的终点(根据定义,路径的终点必须是输出端口或寄存器的数据输入引脚);引脚FF1/Q不是路径的起点(根据定义,时序路径的起点必须是输入端口或寄存器的时钟引脚)。注意:report_timing_requirements命令无”-valid”,选项。该命令的所有选项如下:...
参数的单位由所使用库文件决定,在读入库之后,可以用report_lib去看库的信息,里边有详细的单位说明 1.19 DC中的对象有哪些? 设计变量:一共有八种:Design, cell, reference, port, pin, net, clock, library。其中cell是子设计的例化,reference是多个子设计例化的通称,port是design的输入输出,pin是cell的输入输出...
DC以这种方式工作来防止由于命令次序的改变而使结果不同。我们可以用report_path_group命令来得到设计中时序路径组的情况。 产生自定义的路径组后,路径优化如下图所示,此时,寄存器和寄存器之间的路径可以得到优化: DC可以指定权重进行优化,当某些路径的时序比较差的时候,可以通过指定权重,着重优化该路径。权重最高5,...
一旦定义了时钟,就已经对寄存器之间的路径进行了约束,可以用report_clock命令来查看定义的时钟以及其属性。如果仅定义时钟周期对reg2reg进行约束会过于理想,需要再添加其他时钟属性,如时钟偏移skew,时钟抖动jitter,转换时间transition,延时latency等属性,上述时钟属性详见http://www.cnblogs.com/IClearner/p/6440488.html。
Design Compiler中,常用report_timing命令来报告设计的时序是否满足目标(Check_timing:检查约束是不是完整的,在综合之前查看,要注意不要与这个混淆)。 时间报告有四个主要部分: ·第一部分是路径信息部分,如下所示: 主要报告了工作条件,使用的工艺库,时序路径的起点和终点,路径所属的时钟组,报告的信息是作建立或保持...