get_ports函数用于在SDC文件中选择设计的输入或输出端口。端口是设计与外部环境的接口,通过端口,设计可以接收外部信号或向外部发送信号。在SDC约束中,使用get_ports可以对设计的输入和输出延迟进行约束,确保设计与外部环境的正确交互。 示例: tcl set_input_delay 3 -clock CLK [get_ports in_port] 这条命令设置...
因此,归纳、整理SDC约束的细节要点很重要,有助于减少出错的风险。 1.时钟group划分 create_clock -period xxxx [get_ports clka] -name clkA create_clock -period yyyy [get_ports clkb] -name clkB set_clock_latency 1.5 [all_clocks] set_clock_uncertainty -setup 0.3 [all_clocks] set_clock_uncerta...
set_input_delay1 -clockCLKB-max【get_portsA】 其中CLKA为待优化模块内部的采集端口A数据的时钟,CLKB为待优化模块外部驱动数据进入端口A的虚拟时钟。 多时钟输出延时 create_clockCLKA#内部时钟 create_clockCLKB#外部采集时钟B create_clockCLKC#外部采集时钟C set_output_delay1 -clockCLKB-max【get_portsA...
set_output_delay -clock clk -min 1 [get_ports B] 这两条命令分别设置了输入端口A的最大建立时间为2ns,输出端口B的最小保持时间为1ns。 3. **定义功耗约束**: set_power_domain -name VDD - supplies [get_ports VDD] set_power_domain -name VSS - grounds [get_ports VSS] 这两条命令定义了电...
set_output_delay _max -clock CLK [get_ports O1] 3.0 在寄存器路径中,由于I1和O1的参与,所以无论如何必须指定set_input delay和set_output_delay。有了这两个规格,无论如何都要将组合电路路径约束在8ns。因此不需要明确指定set_max_delay。 因此,指定的组合电路路径的限制为8ns(通过set_max_delay指定)。
-source [get_ports SYSCLK] \ -divide_by 2 \ [get_pins FF1/Q] 考虑了edge/edge_shift的3分频实例 下面是3分频的实例,-edge选项中{3 5 9}分别表示SYSCLK的第3、5、9个时钟沿(clock edge),也分别对应DIV3B的一个完整时钟周期(上升、下降、上升)的时钟沿时间点。
1、主时钟 create_clock -period XX - name XXX {get_ports {XXX}} create_clock : 为固定格式,表示是一个时钟 -period XX : 表示该时钟的频率,-period 20 表示该时钟的频率是20ns - name XXX : 表示这个时钟在这条约束里的名称,该名称只是一个别称,方便后面时序约束语句的引用 ...
remove_attribute [get_ports O1] “fanout_number” remove_attribute [get_nets U1/U2/NET3] load 1.5. Set_fanout_load 赋值给当前设计中特定的端口,并产生fanout_load 属性。 set_fanout_load value port_list 参数: value 指定给端口fanout_load 属性的值,端口要在port_list列表中。注意单位必须与max_fan...
-waveform {0 5} [get_ports2 SCLK] waveform后面跟上升沿和下降沿的时间 -waveform {time_rise time_falltime_rise time_fall ...} 如果没指定-period,默认的waveform为{0, period/2} create_generated_clock generated clocks是另外一个重要的时钟概念 ...
除了这三个参数以外,常常还要加get_ports的命令,来指定时钟的输入端口。 下面的例子是一个较为完整的设定时钟的例子: 这个例子表示,有一个clk1的约束,在这个约束中设定了时钟的周期为10ns, 占空比为2ns低电平,8ns高电平。这个叫做clk1的约束是针对sysclk这个端口的。