get_ports函数用于在SDC文件中选择设计的输入或输出端口。端口是设计与外部环境的接口,通过端口,设计可以接收外部信号或向外部发送信号。在SDC约束中,使用get_ports可以对设计的输入和输出延迟进行约束,确保设计与外部环境的正确交互。 示例: tcl set_input_delay 3 -clock CLK [get_ports
create_generated_clock \ -source [get_ports clkin] \ -master_clock clkin \ -name half_clkin \ -divide_by_factor 2 \ [get_pins INV1/ZN] 这条命令就基于主时钟clkin创建了生成时钟half_clkin, 告诉了ead tool:clkin和half_clkin之间有依赖关系,这样在CTS之后就能得到halk_clkin到它所驱动的各个dff...
set_load –fanout_number 5 [get_ports O1] set_wire_load_model –port_list [get_ports O1] “default_wl” 删除反标属性 remove_attribute [get_ports the_answer] load remove_attribute [get_ports the_answer] “wire_capacitance” remove_attribute [get_ports O1] “fanout_number” remove_attribute...
set_output_delay -clock clk -min 1 [get_ports B] 这两条命令分别设置了输入端口A的最大建立时间为2ns,输出端口B的最小保持时间为1ns。 3. **定义功耗约束**: set_power_domain -name VDD - supplies [get_ports VDD] set_power_domain -name VSS - grounds [get_ports VSS] 这两条命令定义了电...
-source [get_ports SYSCLK] \\ -divide_by 2 \\ [get_pins FF1/Q] 考虑了edge/edge_shift的3分频实例 下面是3分频的实例,-edge选项中{3 5 9}分别表示SYSCLK的第3、5、9个时钟沿(clock edge),也分别对应DIV3B的一个完整时钟周期(上升、下降、上升)的时钟沿时间点。而-edge_shift选项{2.2 2.2 2.2...
负载分配：通过set_load命令为端口指定负载值，如set_load pin_load 0.001 [get_ports {port[10]}]。最大扇出限制：利用set_max_fanout命令控制端口的最大扇出，例如set_max_fanout 5 [get_ports {port[10]}]。最大过渡时间：设置信号变化的最大允许时间，通过set_max_transition命令实现，如set...
-source [get_ports SYSCLK] \ -divide_by 2 \ [get_pins FF1/Q] 考虑了edge/edge_shift的3分频实例 下面是3分频的实例,-edge选项中{3 5 9}分别表示SYSCLK的第3、5、9个时钟沿(clock edge),也分别对应DIV3B的一个完整时钟周期(上升、下降、上升)的时钟沿时间点。
因此,归纳、整理SDC约束的细节要点很重要,有助于减少出错的风险。 1.时钟group划分 create_clock -period xxxx [get_ports clka] -name clkA create_clock -period yyyy [get_ports clkb] -name clkB set_clock_latency 1.5 [all_clocks] set_clock_uncertainty -setup 0.3 [all_clocks] ...
除了这三个参数以外,常常还要加get_ports的命令,来指定时钟的输入端口。 下面的例子是一个较为完整的设定时钟的例子: 这个例子表示,有一个clk1的约束,在这个约束中设定了时钟的周期为10ns, 占空比为2ns低电平,8ns高电平。这个叫做clk1的约束是针对sysclk这个端口的。
set_output_delay _max -clock CLK [get_ports O1] 3.0 在寄存器路径中,由于I1和O1的参与,所以无论如何必须指定set_input delay和set_output_delay。有了这两个规格,无论如何都要将组合电路路径约束在8ns。因此不需要明确指定set_max_delay。 因此,指定的组合电路路径的限制为8ns(通过set_max_delay指定)。