get_ports函数用于在SDC文件中选择设计的输入或输出端口。端口是设计与外部环境的接口,通过端口,设计可以接收外部信号或向外部发送信号。在SDC约束中,使用get_ports可以对设计的输入和输出延迟进行约束,确保设计与外部环境的正确交互。 示例: tcl set_input_delay 3 -clock CLK [get_ports in_port] 这条命令设置...
set_output_delay -clock clk -min 1 [get_ports B] 这两条命令分别设置了输入端口A的最大建立时间为2ns,输出端口B的最小保持时间为1ns。 3. **定义功耗约束**: set_power_domain -name VDD - supplies [get_ports VDD] set_power_domain -name VSS - grounds [get_ports VSS] 这两条命令定义了电...
set_input_delay -max 5 -clock CLKB [get_ports data_in] set_input_delay -min 2 -clock CLKB [get_ports data_in] 仅考虑上面的4条约束语句,对于EDA工具而言,CLKA与CLKB都是频率为100m,相位为0的时钟,只是CLKA接到了内部的寄存器当中,而CLKB只是作为输入IO的参考时钟。甚至set_input_delay 中的CL...
-clock_fall通常情况下,我们讨论的触发器触发条件都是上升沿,因此输入延时也是基于时钟的上升沿指定,但是也存在特殊的下降沿触发,上图假如F1是由下降沿触发的寄存器,同时延迟为2,可以使用如下sdc进行约束 set_input_delay -clock Clk1 -clock_fall 2.0 [get_ports I1] set_input_delay -clock Clk1 7.0 [get_...
最大过渡时间：设置信号变化的最大允许时间，通过set_max_transition命令实现，如set_max_transition 2.5 [get_ports IN]。三、时钟管理 创建时钟：使用create_clock或create_generated_clock命令创建主时钟和自动生成时钟。时钟生成：通过create_generated_clock命令可以提升时钟频率或进行其他时钟处理。四、...
remove_attribute [get_ports O1] “fanout_number” remove_attribute [get_nets U1/U2/NET3] load 1.5. Set_fanout_load 赋值给当前设计中特定的端口,并产生fanout_load 属性。 set_fanout_load value port_list 参数: value 指定给端口fanout_load 属性的值,端口要在port_list列表中。注意单位必须与max_fan...
create_clockCLKA#内部时钟 create_clockCLKB#外部采集时钟B create_clockCLKC#外部采集时钟C set_output_delay1 -clockCLKB-max【get_portsA】 set_output_delay1 -clockCLKC-add_delay-max【get_portsA】 Removal/RecoveryTiming 可以理解为复位信号的“Setup/HoldTime”。
我设置了get_ports input到In0的max delay。然后又设置了get_pins logic1/o到In1的max delay,那么就存在一个问题,即logic1/o处在input到In0之间,这个在STA中是不允许的。 STA的工作原理应该是计算从-from到-to的路径上的path timing。并且EDA工具会自动将-from开始的位置作为timing path的起点,将-to的作为...
因此,归纳、整理SDC约束的细节要点很重要,有助于减少出错的风险。 1.时钟group划分 create_clock -period xxxx [get_ports clka] -name clkA create_clock -period yyyy [get_ports clkb] -name clkB set_clock_latency 1.5 [all_clocks] set_clock_uncertainty -setup 0.3 [all_clocks] ...
group_path-name “group1” -weight 2.0 -to {CLK1A CLK1B}group_path -name GROUP1 -from [get_ports ABC/in3] -to [get-ports FF1/D] 10、Clock uncertainty 在定义了时钟后,要注意在时钟网络中设置时钟的不确定性。时钟不确定性为设计留出了一定的margin,用来cover时钟网络和时钟源本身的非理想性导...