高速芯片设计中的全速度(At—Speed)测试 维普资讯 http://www.cqvip.com
利用扫描技术进行at—speed测试已经证明是一种测试与timing相关故障的有效方法。事实上由于扫描测试具有和功能测试效果一样的原因,at—speed扫描测试已经代替at—speed功能测试,成为要求高测试质量和较低DPM的必需手段。本文将介绍st—speed测试的原理,以及一种支持at—speed测试的时钟产生电路——OCC(On—chip clock)电路。
基于片上PLL时钟的at-speed测试设计孙大成摘要:深亚微米制造工艺的广泛采用及越来越高的芯片工作频率,使得具有时序相关的芯片缺陷数量不断增加,at-speed测试成为对高性能..
(000)001 【摘要】在高速芯片的设计中,基于扫描链的全速度(at-speed)测试将会面临一些 新的挑战.本文首先描述了芯片设计者对于 at-speed 测试的需求,以及设计小组在 可测性设计中进行 at-speed 测试所面临的相关困难.在此之后,文章介绍了一种慢 速移位、快速捕获的 at-speed 测试方法.文章最后讨论了该方法...
本发明基于片上pll的at-speed测试时钟产生测试时钟,pll时钟分频后产生多种高频的实速测试时钟,扫描使能信号控制慢速移位时钟和快速捕获时钟之间的切换,通过配置有限状态机工作模式来产生需要的捕获使能信号,与实速测试时钟经过门控时钟单元icg的控制产生需要的捕获时钟,根据不同时钟域故障测试的需要,选用不同状态机编码方...
一种针对于多时钟域at-speed测试的OCC电路 本发明公开针对于多时钟域atspeed测试的OCC电路,包括多个捕获时钟门控单元ICG,对应根据有限状态机所产生的两个捕获使能信号以及测试固定故障所用的慢速捕获时钟使能信号,在两个时域时钟信号以及测试时钟信号的基础上,产生对应不同捕获模式下需要的时钟信号... 赵毅强,李松,宋...
一般speed与at用at a speed of&at full/top speed形式，前一个表示“以…的速度”，后面得接一个表速度大小的短语如“60 km an hour（六十公里/小时）”；后一个则表示“全速地”，是副词。与with时则用“with great speed（快速地）”，也是副词。
1) at-speed test 全速测试 1. It is necessary to adopt delay default models and implementat-speed testfor the faults caused by circuit propagation delay. 当工艺进入到超深亚微米以下,传统的故障模型不再适用,必须对电路传输延迟引发的故障采用延迟故障模型进行全速测试。
如何用 OCC 电路实现 at-speed 测试 李冬;任敏华 【期刊名称】《微处理机》 【年(卷),期】2009(30)4 【摘要】speed 扫描测试已经代替 at-speed 功能测试,成为要求高测试质量和较 低 DPM 的必需手段.本文将介绍 st-speed 测试的原理,以及一种支持 at-speed 测 试的时钟产生电路--OCC(On-chip clock)电路...