AD9361数字接口模式主要分四个方面:电平模式(LVDS、CMOS),数据速率(Single Data Rate(SDR)、Dual Data Rate(DDR)),端口模式(Dual Port、Single Port)、收发天线个数(1T1R、2T2R)(此处暂时不详述)。 A)电平模式 接口电平模式主要根据电平信号类型来分类,主要分为两种:LVDS模式和CMOS模式。它们的区别体现在可使用的...
DATA_CLK可以被AD9361停止(以响应来自BBP的项目)在接口空闲期间减少电力消耗。如果没有使能DATA_CLK,从 nontoggling状态的切换必须符合电力层对对clean信号转换的需求,且valid层始终由AD9361驱动。 2.2 FB_CLK FB_CLK是由BBP驱动的差分LVDS信号,是DATA_CLK反馈的一个信号。FB_CLK为TX_D[5:0]在Tx bursts期间提供...
为了实现2T2R操作,DATA_CLK信号必须在4×I/Q速率、245.76 MHz频率下传输。表1显示此速率下LVDS数据总线的时序限制。 表1. 图2显示的LVDS时序参数 对连接基带处理器的影响 如表1所示,当时钟速率为245.76 MHz时,DATA_CLK的 周期时间为4.069 ns,最小脉冲宽度为占空比的45%,大 约为1.83 ns。与此脉冲宽度相比,从...
参考文件《AD9361 Interface Spec v2.5.pdf》 AD9361和FPGA的数据接口如下图中红色框标识。可以配置为CMOS模式和LVDS模式。 根据不同的带宽需求,可以配置为不同的模式,如图: 大部分情况下,设置为2T2R,DDR Bus…
LVDS时序参数 为支持56 MHz带宽,必须将AD9361上的I/Q数据速率设置为61.44 MSPS的最大值。为了实现2T2R操作,DATA_CLK信号必须在4×I/Q速率、245.76 MHz频率下传输。表1显示此速率下LVDS数据总线的时序限制。 表1. 图2显示的LVDS时序参数 对连接基带处理器的影响 ...
数字接口电平有两种可配置模式:CMOS和LVDS。 1 AD9361主要的接口有SPI、数据端口P0_D、P1_D、DATA_CLK、FB_CLK、TX_FRAME、RX_FRAME、ENABLE、TXNRX。 SPI:该芯片集成的SPI接口为4线SPI,可读可写,主要用于配置内部寄存器。 P0/1_D:这是数据传输端口,位宽均为12bit,根据应用模式可配置成输入、输出和双向。
数字接口电平有两种可配置模式:CMOS和LVDS。 1、接口功能介绍 AD9361主要的接口有SPI、数据端口P0_D、P1_D、DATA_CLK、FB_CLK、TX_FRAME、RX_FRAME、ENABLE、TXNRX。 l SPI:该芯片集成的SPI接口为4线SPI,可读可写,主要用于配置内部寄存器。 l P0/1_D:这是数据传输端口,位宽均为12bit,根据应用模式可配置成...
这些包括ADC和DAC采样时钟、DATA_ CLK信号(见“数字数据接口”部分)和所有数据帧信号。该 PLL的编程频率范围为700 MHz至1400 MHz,具体取决于系 统的数据速率和采样速率要求。 数字数据接口 AD9361数据接口采用并行数据端口(P0和P1)来在器件和 BBP之间传输数据。数据端口可以配置为单端CMOS格式 或差分LVDS格式。这...
Tddrv:从DATA_CLK到 Rx_FRAME的延迟 LVDS模式接收路径数据端口时序参数图: 由于电路设计时时钟和数据线路不能做到严格等长,并且,在9361内部,数据会经过多个半带滤波器以及FIR滤波器(这些滤波器都是可以选择使用或者不使用),会造成数据相对于时钟的延迟;所以,实际的数据总线时序不能完全满足上述要求,DATA_CLK与RX_D...
数字接口电平有两种可配置模式:CMOS和LVDS。 1、接口功能介绍 AD9361主要的接口有SPI、数据端口P0_D、P1_D、DATA_CLK、FB_CLK、TX_FRAME、RX_FRAME、ENABLE、TXNRX。 SPI:该芯片集成的SPI接口为4线SPI,可读可写,主要用于配置内部寄存器。 P0/1_D:这是数据传输端口,位宽均为12bit,依照应用模式可配置成输入、...