AD9361主要的接口有SPI、数据端口P0_D、P1_D、DATA_CLK、FB_CLK、TX_FRAME、RX_FRAME、ENABLE、TXNRX。 SPI:该芯片集成的SPI接口为4线SPI,可读可写,主要用于配置内部寄存器。 P0/1_D:这是数据传输端口,位宽均为12bit,根据应用模式可配置成输入、输出和双向。 DATA_CLK:DATA_CLK由AD9361输出。该时钟主要用...
每个子总线同时运行,允许在BBP和AD9361之间进行全双工传输和接收数据。传输数据(Tx_D[5:0])、FB_CLK和Tx_FRAME是由BBP驱动的,这样在FB_CLK、Tx_D[5:0]和Tx_FRAME之间的建立和保持时间允许AD9361使用FB_CLK捕获Tx_D[5:0]和Tx_FRAME。 Tx_D[5:0]总线上的数据采样由Tx_FRAME信号构成,如时序图所示。传...
FB_CLK信号必须具有与 DATA_CLK的频率和占空比。 RX_FRAME信号 每当接收器输出有效数据时,器件都会生成一个RX_ FRAME输出信号。该信号有两个模式:电平模式(RX_ FRAME在数据有效期间保持高电平)和脉冲模式(RX_ FRAME以50%的占空比脉动)。类似地,BBP必须提供一个 TX_FRAME信号,以上升沿来指示有效数据传输的开始。
l FB_CLK:FB_CLK是DATA_CLK反馈到AD9361的数据时钟。用于AD9361内部对TX_FRAME、ENABLE、TXNRX信号的上升沿采样,以及对于P0_D、P1_D数据端口的上升沿和下降沿采样。注意:FB_CLK必须与DATA_CLK同源(频率相同,占空比相同),对两个时钟的相位没有要求。CMOS模式下,仅适用FB_CLK_P线。 l RX_FRAME:RX_FRAME用于...
FB_CLK:FB_CLK是DATA_CLK反馈到AD9361的数据时钟。用于AD9361内部对TX_FRAME、ENABLE、TXNRX信号的上升沿采样,以及对于P0_D、P1_D数据端口的上升沿和下降沿采样。注意:FB_CLK必须与DATA_CLK同源(频率相同,占空比相同),对两个时钟的相位没有要求。CMOS模式下,仅适用FB_CLK_P线。 RX_FRAME:RX_FRAME用于在接收...
CMOS模式下,仅适用FB_CLK_P线。l RX_FRAME:RX_FRAME用于在接收状态下标识P0_D、P1_D的数据有效。它可以配置成常高,或是50%占空比的脉冲信号。l TX_FRAME:TX_FRAME用于TX状态下,标识发射数据有效。其时序与RX_FRAME类似。发射状态下,TX_FRA 17、ME为低,射频发射空数据。l ENABLE & TXNRX:ENABLE和TXNRX...
FB_CLK:FB_CLK是DATA_CLK反响到AD9361的数据时钟。用于AD9361内部对 TX_FRAME、ENABLE、TXNRX信号的上升沿采样,以及对于P0_D、P1_D数据端口 的上升沿和下降沿采样。注意:FB_CLK必定与DATA_CLK同源(频率相同,占空比相同),对两个时钟的相位没有要求。CMOS模式下,仅适用FB_CLK_P线。 RX_FRAME:RX_FRAME用于在...
FB_CLK是由BBP驱动的差分LVDS信号,是DATA_CLK反馈的一个信号。FB_CLK为TX_D[5:0]在Tx bursts期间提供了具有双边沿捕获的源同步定时。 FB_CLK在空闲期间可被BBP停止,以此来减少电能消耗。假如这样的话,从 nontoggling状态的切换必须符合电力层对对clean信号转换的需求,且valid层始终由BBP驱动。
l DATA_CLK:DATA_CLK由AD9361输出。该时钟主要用于RX状态外部数字基带对P0_D、P1_D数据采样,数字基带生成的数据和控制信号均需为DATA_CLK时钟域的,否则可能导致AD9361获取数据时的采样问题。CMOS模式下DATA_CLK通过DATA_CLK_P端口输出。 l FB_CLK:FB_CLK是DATA_CLK反馈到AD9361的数据时钟。用于AD9361内部对TX...
FB_CLK:FB_CLK是DATA_CLK反馈到AD9361的数据时钟。用于AD9361内部对TX_FRAME、ENABLE、TXNRX信号的上升沿采样,以及对于P0_D、P1_D数据端口的上升沿和下降沿采样。注意:FB_CLK必须与DATA_CLK同源(频率相同,占空比相同),对两个时钟的相位没有要求。CMOS模式下,仅适用FB_CLK_P线。 RX_FRAME:RX_FRAME用于在接收...