REF_CLK=40; %MHz SCALE=2; % Pre-scaler Factor VCO_CAL_COUNT=3; %0->127,1->256,2->512,3->1024%%Derived Param wait_2=8/REF_CLK +18/(REF_CLK*SCALE); wait_alc=40/(REF_CLK*SCALE); N_count=2^(7+VCO_CAL_COUNT);%%max_calib_time_us=2+ wait_2 +9*((12+N_count)/(REF_...
●双发送:TX1/RX1、TX2/RX2 ●外部参考时钟输入:REF_CLK_IN ●参考输出时钟:CLK_OUT 板卡性能指标: 物理特性 ●板卡供电:12V@2A ●尺寸:139x122x2mm; ●工作温度:工业级 -40℃～ +85℃。 三、软件系统 参考ADI的整体软件架构: AD9361设备树及驱动 SPI访问,AD,DA访问 驱动文件https://wiki.analog.com/re...
● 双发送:TX1/RX1、TX2/RX2 ● 外部参考时钟输入:REF_CLK_IN ● 参考输出时钟:CLK_OUT 板卡性能指标: 物理特性 ● 板卡供电:12V@2A ●尺寸:139x122x2mm; ●工作温度:工业级 -40℃～ +85℃。 三、软件系统 参考ADI的整体软件架构: AD9361设备树及驱动 SPI访问,AD,DA访问 驱动文件https://wiki.analog....
REF_CLK_IN:是AD9361内部工作的参考时钟频率,一般都是40MHz,当然,这个要和实际情况一致; CLK_OUT:这个实际就是AD9361的ADC_CLK时钟监测,可以Disabled,如果使能的话,可以选择ADC_CLK几分频,总共7个选择,依次是2分频、3分频、4分频、8分频、16分频、32分频、64分频; REFCLK Path:是选择时钟的来源,主要有Ext CL...
● 双接收:RX1、RX2;双发送:TX1、TX2;外部本振接口:EXT_LO;外部时钟参考:REF_CLK_IN ● 集成12位DAC和ADC的RF 2 × 2收发器 ● TX频段:47 MHz至6.0 GHz ● RX频段:70 MHz至6.0 GHz ● 支持TDD和FDD操作 ● 可调谐通道带宽:<200 kHz至56 MHz ...
0: Un-Prepare[19:05:59.073] ad9361_rfpll_vco_init : vco_freq 6301680000 : ref_clk ...
● 双接收:RX1、RX2;双发送:TX1、TX2;外部本振接口:EXT_LO;外部时钟参考:REF_CLK_IN ● 集成12位DAC和ADC的RF 2 × 2收发器 ● TX频段:47 MHz至6.0 GHz ● RX频段:70 MHz至6.0 GHz ● 支持TDD和FDD操作 ● 可调谐通道带宽:<200 kHz至56 MHz ...
DAC GPO PLLs RADIO SWITCHING CLK_OUT TX2B_P, TX2B_N SPI CTRL CTRL 点对点通信系统 毫微微蜂窝/微微蜂窝/微蜂窝基站 通用无线电系统 图1.概述 AD9361是一款面向3G和4G基站应用的高性能、高集成度 的射频(RF)Agile Transceiver™捷变收发器。该器件的可编程 性和宽带能力使其成为多种收发器应用的理想选择...
REF_CLK要么为XTALP/ XTALN引脚的输入, 要么为直接连接 XTALN引脚的线路 输入 频率范围 19 10 50 80 MHz MHz V p-p 晶振输入 外部振荡器 信号电平 辅助转换器 ADC 1.3 12 交流耦合外部振荡器 分辨度 位 输入电压 最小值 0.05 V V 最大值
22 // CLK_OUT slew; LVDS: Rx Term Bypass Bias R; Tx LO VCM; Bias[2:0] SPIWrite 03D,00 // LVDS polarity invert SPIWrite 03E,00 // LVDS polarityinvert //*** // AuxDAC //*** SPIWrite 018,00 // AuxDAC1 Word[9:2] SPIWrite019,00 // AuxDAC2 Word[9:2] Write...