6678 PCIE也与V6 FPGA GTX直连,电容放置方法SRIO, 手册上说,PCIE link的两端时钟最好使用同一个参考时钟,但又提到不使用同一个时钟也可以,需要做相应的设置,这块不太肯定,工程师给看看,需要FPGA的PCIE时钟需要和6678的PCIE时钟是同一个时钟吗
目前我们的项目中,C6678与XLINIX的Virtex-7 FPGA通过SRIO相连接。链接速度5.0G,宽度4x。 在测试中发现,每几百次上电中会发生一次链路错误,错误现象如下: 上电SRIO初始化正确,初始化后 err_stat寄存器值为0x02。 C6678第一次执行SRIO数据发送后,传输执行失败。与此同时,err_stat寄存器的值变为0x00030006,即port ...
6678的SRIO初始化问题 首先,FPGA的SRIO初始化需要配合DSPSRIO初始化同步进行。并且FPGA的SRIO初始化时间要早于DSP的SRIO初始化。 所以这就涉及一个同步的问题。 需要先运行FPGA的SRIO初始化,然后DSP运行SRIO初始化,两方配合完成SRIO初始化。 但是如果纯粹去计算启动时间,每个硬件有所不同,所以可以通过软件来实现同步。
SRIO中的中断配置方式非常多,我就不一一列举(其实是我只探索出来一种方式哈哈哈)。我所使用的中断方式是:FPGA以DIO的传输方式传输DOORBELL类型的SRIO 包。 DIO传输doorbell类型的包(使用LSU)的最重要的组成就是doorbell_info域,该域由16bit构成,每个bit代表一个标志位,例如我doorbell_info域写0x3,那我就会向DSP发...
本文主要介绍基于Vivado的FPGA案例的使用说明,适用开发环境:Windows 7/10 64bit、Xilinx Vivado 2017.4。其中案例包括led_flash案例、key_test案例、ibert_eyescan案例、udp_10g_echo案例、fmc_ad9706_ad9613案例、bram_srio_target案例。 本次测试板卡为TMS320C6678+Kintex-7 的FPGA高端异核开发板,它采用TI KeyStone...
底层通过IPC的SRIO方式实现核间通信。 图27 案例测试 将程序可执行文件分别加载至C66xx_0~C66xx_1核心后,再依次运行C66xx_0和C66xx_1核心程序,DSP端串口调试终端将会分别打印C66xx_0核心向C66xx_1核心发送单个消息的往返延迟,以及C66xx_0核心以突发方式将所有消息发送至C66xx_1核心的数据吞吐量。 图28 图...
本文主要介绍基于Vivado的FPGA案例的使用说明,适用开发环境:Windows 7/10 64bit、Xilinx Vivado 2017.4。其中案例包括led_flash案例、key_test案例、ibert_eyescan案例、udp_10g_echo案例、fmc_ad9706_ad9613案例、bram_srio_target案例。 本次测试板卡为TMS320C6678+Kintex-7 的FPGA高端异核开发板,它采用TI KeyStone...
TI-IPC的数据传输需结合特定物理硬件与底层驱动,方可实现两个线程在同一个设备或跨设备间进行通信。常用三种的物理传输方式包括Shared Memory、Multicore Navigator和SRIO,具体说明如下。 表2 传输方式 优点 缺点 Shared Memory 使用简单,速率较高 仅可用于单个设备IPC通信,可能与其他使用Shared Memory的任务存在竞争 ...
TMS320C6678开发笔记---SRIO例程3.pdf,TMS320C6678开发笔记SRIO例程3 节 SRIO Direct I/O 写在前⾯的话 : 在整理这部分 容之前,我已经调试完成了在两⽚6678 上通过NWRITE、NREAD、DOORBELL通讯。SRIO学习调试可以说是从之 前的⼀⽆所知过度到了现在的⼊门级别,