SRIO默认配置为x4模式,每个通道速率5Gbps,并分别使用NWRITE+NREAD和SWRITE+NREAD模式进行测试。FPGA端使用一个36Kbit的BRAM作为设备存储空间,将DSP端发送的过来数据储存至BRAM。 本案例的DSP端测试程序为“4-软件资料\Demo\DSP_Demo\noOS-demos\srio_initiator\”。为便于查找,我司在本案例的bin目录下提供了DSP端测...
目前SRIO 1X 3.125Gbps已经和FPGA联通,通过SWRITE方式双方胡写数据都没有问题, 问题现象: 但是在6678把L2 CACHE、 DDR3 CACHE打开后,SWRITE方式往FPGA发送数据,发现FPGA从SRIO上收到的数据和6678DDR3里的数据(0x80000000开始)对不上,第一个SRIO包的数据都不对,检查后定位在CCS 软件的内存查看器发现发给FPGA的数据...
自己设计了两块板卡,原理一样,PCB有差别,均是6678与V5的FPGA进行1x的SRIO通信,第一块板卡用官方例程很快就调通了,但是第二块板卡一直卡在初始化部分,在等待port_ok信号,测量了DSP和FPGA的时钟,都没有问题,线路连接测量完也没有问题,希望官方专家能够给予指点,该如何排查故障,如何解决,谢谢! 程序停在了SRIO初始...
Hi,你好,我以前调通了srio,也用在了好几个板卡上,但最近总是出现连不通的情况(我们现在也是是fpga V6跟DSP 6678互联),好几个板卡都有这个情况,但是我用IBERT 测试,让他跑srio协议,并且远端,这样跟dsp竟然能通,这似乎说明硬件没什么问题; 可是我也是完全相同的srio程序(只有管脚分配不一样),有些板卡能通,有些...
设计的板子到了SRIO调试阶段了,在板子上,一片V6和两片6678通过4XSRIO互联,中间没有Switch,总算搞定了相互之间的通信。 首先,感谢Ti论坛提供的SRIO程序范例,但是其硬件平台是EVM板,更多的只能用于loopback测试,但是可以在其基础上修改。 1.初始化DSP的SRIO,主要是对SerDes进行配置,然后是Lane和Speed的配置,最后需要...
TMS320C6678集成了支持SRIOv2.1通信协议的4通道SRIO接口,可以实现每条通路1.25 Gbps、2.5 Gbps、3.125 Gbps、5 Gbps的通信速率。XC6VLX550T的GTX模块嵌入Serial RapidIO IP核,可支持线速率为1.25 Gbps,2.5 Gbps～3.125 Gbps,因此可实现异构处理器DSP与FPGA之间的SRIO高速串行通信。
本文主要介绍基于Vivado的FPGA案例的使用说明,适用开发环境:Windows 7/10 64bit、Xilinx Vivado 2017.4。其中案例包括led_flash案例、key_test案例、ibert_eyescan案例、udp_10g_echo案例、fmc_ad9706_ad9613案例、bram_srio_target案例。 本次测试板卡为TMS320C6678+Kintex-7 的FPGA高端异核开发板,它采用TI KeyStone...
本文主要介绍基于Vivado的FPGA案例的使用说明,适用开发环境:Windows7/10 64bit、Xilinx Vivado 2017.4。其中案例包括led_flash案例、key_test案例、ibert_eyescan案例、udp_10g_echo案例、fmc_ad9706_ad9613案例、bram_srio_target案例。 本次测试板卡为TMS320C6678+Kintex-7 的FPGA高端异核开发板,它采用TI KeyStone架...
核心板DSP端时钟系统采用2个工业级CDCM61002时钟芯片。一个由U15晶振输入25MHz时钟源,倍频后产生两路100MHz差分时钟,分别向DSP的CORECLK、PASSCLK和PCIECLK提供时钟输入。另一个由U17晶振输入25MHz时钟源,倍频后产生两路250MHz差分时钟,分别向DSP的SRIOSGMII和HyperLink提供时钟输入。
您好!我现在在调试6678与fpga srio通信,也出现了4X变为1X的情况,在单步调试的时候执行到这句话 CSL_SRIO_SetBootComplete(hSrio, 1);的时候发现改变的,您是怎么解决这个问题的?谢谢 2018-6-21 03:24:10 评论 举报 王淑华 提交评论 答案对人有帮助,有参考价值 0 现在我们也遇到了4X变为1X的情况...