srio_cfg.srio_1x2x4x_path_control=SRIO_PATH_CTL_4xLaneABCD; srio_identify_used_ports_lanes(srio_cfg.srio_1x2x4x_path_control); KeyStone_SRIO_Init(&srio_cfg); 由于配置为3.125G时,MPY和RATE的测试程序配置异常,故自行修改:根据KeyStone Architecture Serial Rapid IO (SRIO) User Guide的Table 3-7...
ECM.eventGroupHwiNum[3] = 10; pdk_c667x_2_0_16\packages\ti\drv\srio\example\SRIOLoopbackDioIsr\c6678\c66\bios\loopbackDioIsr.cfg 这个工程可能不是直接在代码中配置的。 向上+1True
SRIO默认配置为x4模式,每个通道速率5Gbps,并分别使用NWRITE+NREAD和SWRITE+NREAD模式进行测试。FPGA端使用一个36Kbit的BRAM作为设备存储空间,将DSP端发送的过来数据储存至BRAM。 本案例的DSP端测试程序为“4-软件资料\Demo\DSP_Demo\noOS-demos\srio_initiator\”。为便于查找,我司在本案例的bin目录下提供了DSP端测...
1、CPU中断只有12个,为CPUINT4 - CPUINT15。而CPU中断是由C66x CorePac Interrupt Controller配置的,也就是很多资料中写的cpIntc。 2、片级中断控制器CIC能够将系统事件映射到CPU中断。 伴随着该结论的还有两个问题: 1、SRIO中断和系统事件有什么关系呢?怎样将这两者联系映射起来呢? 2、cpIntc怎样将系统事件和C...
DSP处理器在核心板内部通过SRIO、EMIF16、I2C、GPIO与FPGA相连,具体引脚连接关系如下表所示。 表格“连接方向”列中"->"指信号流向从DSP至FPGA,"<-"指信号流向从FPGA至DSP,"<->"指信号可在DSP及FPGA双向流通。 引脚上下拉说明 下表为核心板内部已作上下拉配置引脚的说明。表中未说明的引脚,核心板内部默认未作...
俺在调试k7与dsp6678之间的srio接口，初始化成功，但是dsp卡在match id，maintence 中，求大神帮忙啊。
节 SRIO 5G速率配置 配置代码如下 : 代码解释 ① 硬件上参考时钟是 156.25,我们选择MPY= 16,半速模式。 ② MPY设置在寄存器SerDes 宏配置寄存器(SRIO_SERDES_CFGPLL — 0 ③ 半速模式设置在寄存器中设置,每个PORT⼝都要设置 : SerDes 接收通道配置寄存器(SRIO_SERDES_CFGRX [0-3]) (0+(n * 0x8)) ...
基于TMS320C6678的SRIO接口设计
(1) 程序配置说明。 (2) 使能SRIO PSC,初始化SRIO子系统,SRIO通信测试。 (3) 以NWRITE + NREAD和SWRITE + NREAD模式进行SRIO通信测试,单次读写大小为transfer_size,单位为Byte。w_format_type写格式类型在main函数中调用srio_test()传入。 (4) SRIO写测试流程。