3Zynq PS的AXI HP与VIO IP配置 如图所示,在ZYNQ7 Processing System在,点击Page Navigator --> PS-PL Configuration,展开HP Slave AXI Interface,勾选所有的S AXI? interface(?代表0/1/2/3)并选中S AXI HP? DATA WIDTH为64。 在系统框图中,如图所示,将新出现的S_AXI_HP0/S_AXI_HP1/S_AXI_HP2/S_...
PL部分(VIVADO): 新建工程,工程名为min_system,步骤省略,与前一篇博客建立工程步骤相同。(打开链接) 建好工程后,点击Create Block Design。 名字取为soc_system。 刚建好的Block Design。 点击 ,添加IP核。 在弹出的搜索框中输入zynq,查找zynq7处理器。双击选中即可添加入Block Design。 添加完成后,点击上方出现的...
1.2 - 加个AXI-GPIO 添加一个AXI GPIO IP核,用来控制板上的4个LED。将其GPIO设置为4bit地址宽度,设置GPIO为外部引脚 点击“Run Connection Automation”和“Run Block Automation”,自动连接部分信号线和自动添加缺少的ip 完成后我们可以点击Diagram框内的Optimiz Routing,优化一下布局 可以看到,整个框图比较简单,PS...
前言: 通过AXIUartlite为PL扩展串口,PS使用中断收发串口数据。实验平台: EBAZ4205 开发软件:vivado2018.3 block design设计注意事项:添加名字为AXIUartlite的IP核添加名字为ZYNQ7Processing System的IP核 勾选interrupts中的IRQ_F2P,如下图所示:实验结果: 经过测试,可以发送任意长度的 ...
Xilinx-ZYNQ7000系列-学习笔记(4):在vivado中自定义IP核一、PWM 首先我们先编写一个pwm模块,用于封装成IP核。 二、建立vivado工程 1.我们在Vivado开发环境里新建了一个“custom_pwm_ip”的工程,并生成了一个名为system的Block Diagram文件,再添加ZYNQ7 Processing System内核系统到 Vivado中AXI IP核的创建和读写...
3 Zynq PS的AXI HP与VIO IP配置 如图所示,在ZYNQ7Processing System在,点击Page Navigator --> PS-PL Configuration,展开HP SlaveAXI Interface,勾选所有的S AXI? interface(?代表0/1/2/3)并选中S AXI HP? DATA WIDTH为64。在系统框图中,如图所示,将新出现的S_AXI_HP0/S_AXI_HP1/S_AXI_HP2/S_...
名字取为soc_system。 刚建好的Block Design。 点击 ,添加IP核。 在弹出的搜索框中输入zynq,查找zynq7处理器。双击选中即可添加入Block Design。 添加完成后,点击上方出现的Run Block Design,自动进行配置。加载vivado软件自带的官方配置。 直接点OK。 加载好的zynq处理器系统。