再点击“Finish”完成“run_led.v”文件的添加。 5、在弹出的Define Module模块定义中,可以指定“run_led.v”文件的模块名称,默认不变为“run_led”。 6、双击“run_led.v”打开文件,可以编辑代码。 编写好代码保存。 代码是简单的点灯。 `timescale 1ns / 1ps // // Company: // Engineer: // // C...
2.在Design sources 选择add Sources --> Add or creat design sources --> create file --> finish 3.此时会弹出Define Module --> 添加、设计你所需要的输入输出端口 --> OK 4.在Sources窗口下双击你刚建立的工程,我的 :top.v 5.编写程序,我选择的是Verilog语言,写好程序后保存top.v module top( i...
点击PROJECT MANAGER 下的Add Sources(或者快捷键Alt+A)。 2、 选择“Add or create design sources”添加或创建设计源文件,点击“Next”。 3、选择创建文件“Create File”。 4、文件命名为run_led,点击“OK”。再点击“Finish”完成“run_led.v”文件的添加。 5、在弹出的Define Module模块定义中,可以指定“...
第八步:选择Create File,并给创建的RTL文件命名(如果你当前已经有了一个.v的RTL文件,可以点击Add Files 直接导入.) 第九步,在上一步点击OK后,再点击finish关闭界面,然后在这里的Define Module窗口点击OK。 弹窗点击yes。 第十步:这时,我们可以在design sourses里看到我们新建的.v文件,双击它,自动在右侧窗口打开...
在弹出的“Define Module”对话框中, 点击“OK”即可。 激励文件不需要有定义输入输出端口。 双击打开“sim_system.v”文件, 复制“system_wrapper.v”文件中的如下内容到“sim_system.v”的模块中。 wire [7:0]led_8bits_tri_o; wire reset; wire rs232_uart_rxd; ...
在弹出的"Define Module"对话框中, 点击"OK"即可. 激励文件不需要有定义输入输出端口. 双击打开"sim_system.v"文件, 复制"system_wrapper.v"文件中的如下内容到"sim_system.v"的模块中. wire [7:0]led_8bits_tri_o; wire reset; wire rs232_uart_rxd; ...
6、在弹出的模块定义 “Define Module” 中可以指定 “led.v” 文件的模块名称 “Module name”,这里默认不变为 “led”,还可以指定一些端口,这里暂时不指定,点击 “OK” 7、在弹出的对话框中选择 “Yes” 8、双击 “led.v” 可以打开文件,然后编辑 ...
5、在弹出的Define Module模块定义中,可以指定“run_led.v”文件的模块名称,默认不变为“run_led”。 6、双击“run_led.v”打开文件,可以编辑代码。 编写好代码保存。 代码是简单的点灯。 `timescale 1ns / 1ps // // Company: // Engineer:
6、在弹出的模块定义 “Define Module” 中可以指定 “led.v” 文件的模块名称 “Module name”,这里默认不变为 “led”,还可以指定一些端口,这里暂时不指定,点击 “OK” 7、在弹出的对话框中选择 “Yes” 8、双击 “led.v” 可以打开文件,然后编辑 ...
(4)在弹出的 Define Module界面中I/O Port Definitions区域,输入设计模块所需的端口,并设置端口方向,如果端口为总线型,勾选Bus选项,并通过MSB和LSB确定总线宽度,完成后单击OK按钮。界面如图4.19所示。注意,led实际宽度与代码中一致,也可在代码中修改。