2.2、 `else 与 `elsif 的使用 在2.1节为了实现3个模块的条件编译,使用了三个`ifdef···`endif 块,这使得代码看起来很臃肿。就像你通常会使用 else if 和 else 来搭配 if 语句使用一样,你也可以使用 `else 与 `elsif 来搭配 `ifdef 使用。 `else 与 `elsif 的使用方法: `ifdef <define_name> <stat...
一个`else指令最多可以匹配一个`ifdef或者`ifndef。一个`ifdef或者`ifndef可以匹配任意数量的`elsif命令。`ifdef或`ifndef总是用相应的`endif来结束。 Verilog文件中,条件编译标志可以用`define语句设置。如果没有设置条件编译标志,那么Verilog编译器会简单地跳过该部分。`ifdef语句中不允许使用布尔表带式,例如使用TEST ...
`ifdef、`else、`elsif、`endif指令以如下方式协同工作: - 当遇到`ifdef时,编译器会测试`ifdef文本宏标识符,看它是否被 Verilog HDL 源代码描述中的`define定义为文本宏名称。 - 如果定义了`ifdef文本宏标识符,则将`ifdef行组作为描述的一部分进行编译;如果存在`else或`elsif编译器指令,则忽略这些编译器指令和相...
一、if-else语句 二、case语句 2.1 case语句 2.2 casez语句 2.3 casex语句 写在后面 写在前面 在Verilog语法中,常用的条件语句有if-else语句和case语句,用于判断条件是否为真,并执行判断条件后面的表达式。 一、if-else语句 if-else语句的基本语法如下: if(条件1) // 表达式1... else if(条...
1) `ifdef 宏名 (标识符) 程序段1 `else 程序段2 `endif 它的作用是当宏名已经被定义过(用`define命令定义),则对程序段1进行编译,程序段2将被忽略;否则编译程序段2,程序段1被忽略。其中`else部分可以没有,即: 2) `ifdef 宏名 (标识符)
登录后复制`ifdefMODE_ADD登录后复制always@(posedgeclk or negedge rst_n) begin登录后复制if(!rst_n)登录后复制data_cal<= 1'b0;登录后复制else登录后复制data_cal<= data_cal + 16'd100;登录后复制end登录后复制`elsifMODE_ADD2登录后复制always@(posedgeclk or negedge rst_n) begin登录后复制if(!rst...
通常在Verilog HDL程序中用到`ifdef、`else、`endif编译命令的情况有以下几种: (1)选择一个模板的不同代表部分。 (2)选择不同的时序或结构信息。 (3)对不同的EDA工具,选择不同的激励。 最常用的情况是:Verilog HDL代码中的一部分可能适用于某个编译环境,但不使用于另一个环境,如果设计者不想为两个环境创建...
通常在Verilog HDL程序中用到`ifdef、`else、`endif编译命令的情况有以下几种： （１）选择一个模板的不同代表部分。 （２）选择不同的时许或结构信息。（３）对不同的ＥＤＡ工具，选择不同的激励。 最常用的情况是：Verilog HDL代码中的一部分可能适用于某个编译环境，但不使用于另...
当遇到’ifndef时,测试’ifdef文本宏标识符,查看在Verilog HDL源文件描述中是否使用'define作为一个文本宏名字;如果’ifndef没有定义文本宏标识符,则对’ifndef所包含的行作为描述的一部分进行编译,如果还有’else或者’dsif编译器指令,则忽略这些编译器指令和相关的行组;如果定义’ifiidef文本宏标识符,则忽略’ifndef...