一、选择题 1. Verilog是一种用于描述数字电路的语言,它是一种: A.高级语言 B.低级语言 C.汇编语言 D.脚本语言 答案:B.低级语言 2. Verilog的设计单元包括: A.模块 B.信号 C.进程 D.任务 答案:A.模块 3. Verilog的模块声明语法是: A. module模块名(输入端口,输出端口); B. module模块名(input输入...
(完整)verilog考试题 西安电子科技大学 (完整)verilog 考试题 考试时间 分钟 试 题 题号 一二三四五六七八九十 总分 分数 1.考试形式:闭(开)卷;2.本试卷共 四 大题,满分 100 分。 班级 学号 姓名 任课教师 一、 选择题(每题 2 分,共 18 分) 1. 下面哪个是可以用 verilog 语言进行描述,而不能用...
[单项选择题] 1、下面哪个是可以用verilog语言进行描述,而不能用VHDL语言进行描述的级别?() A.开关级 B.门电路级 C.体系结构级 D.寄存器传输级 参考答案:A [单项选择题] 2、在verilog中,下列语句哪个不是分支语句?() A.if-else B.case C.casez D.repeat 参考答案:D [单项选择题] 3、下列哪些Verilog...
一、选择题(每题2分,共20分) 1. 在Verilog中,以下哪个关键字用于定义一个模块? A. module B. endmodule C. input D. output 2. 以下哪个操作符用于Verilog中的按位与操作? A. & B. && C. | D. || 3. Verilog中,一个时钟信号通常与哪个信号属性关联? A. reg B. wire C. clk D. none of ...
二、选择题 1. Verilog中的关键字always @(posedge clk)表示: A.在时钟上升沿触发 B.在时钟下降沿触发 C.在时钟上升沿或下降沿触发 D.无关键字触发 答案:A 2. Verilog中用来定义模块的关键字是: A. always B. module C. case D. reg 答案:B 3.下列哪个关键字用于在连续赋值中实现多路选择: A. if...
一、选择题: 1、下列标示符哪些是合法的(B) A、$timeB、_dateC、8sumD、mux# 2、如果线网类型变量说明后未赋值,起缺省值是(D) A、xB、1C、0D、z 3、现网中的值被解释为无符号数。在连续赋值语句中,assignaddr[3:0]=-3;addr被赋予的值是(A)//补码!!! A、4’b1101B、4’b0011C、4’bxx11...
题目:四选一多路选择器,输出定义为线网类型 思路: 1.多分支语句case; 2.输出仅与当前输入相关,采用组合逻辑,always块电平触发; 3.线网类型数据不能在always块中赋值,需定义一寄存器类型变量mux_r,再利用assign对线网输出进行赋值。 `timescale 1ns/1ns ...
一、选择题: 1、下列标示符哪些是合法的(B) A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值,起缺省值是(D) A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中,assign addr[3:0]=-3;addr被赋予的值是(A)//补码!!! A、4’b1101 B、4’b001...
4. 设计一个4位移位器,输入一个4位二进制数和一个选择信号sel,当sel为0时,将输入数左移一位,当sel为1时,将输入数右移一位,并输出移位后的结果。 5. 设计一个有限状态机,有两个状态S0和S1,一个输入信号x和一个输出信号y,当x的值为0时,状态机保持在S0状态并输出y的值为0,当x的值为1时,状态机转...
【解析】解:4选1数据选择器的功能如图P4.34所示。Mx_4__1[3]owa[1d[0]e[1].se[0]图P4.34out=(se [1])'(seI[0])'⋅data[0]+(sel[1])'(se0l[0])sel[ (a,b])(a∈[0])([3]=1)module mux_4_to_1( data, out,outnot,sel);这是一个4选1数据选择器,名为mux_4_to_1input ...