reg是寄存器，特点是输出只在时钟边沿时变化。所以必须在always语句内才能赋值。wire类型是组合逻辑，类似于一些与非、异或门电路，可以在任何地方改变赋值，包括always块内
reg本来是用来描述寄存器输出的，但实际上与verilog本身的语法有关，这一点个人感觉verilog的语法并不严谨，至少让初学者无所适从。这个语法是：只要是always块内部的变量输出，都用reg型。但正如上面所说的，always块并不总是时序逻辑，有时是组合逻辑，所以reg型变量有时候可能实际上是线网。由于输入信...
这果断是一个24位宽，存size24+1个数据的存储器啊！不过我一般会这么定义：reg[23:0] mem1[0:size24];