task面能用序内部嵌套always语句能寄存器值触发条件 always@(posedge clk) task_wr; ... task task_wr; input... output... always @(a or b or c)//能现clk begin ...end endtask 调用task外部序逻辑task内能序逻 00分享举报为您推荐 verilog状态机 verilog语法 verilog模块例化 verilog语言教程 ...