描述:表示上升延时的min:typ:max为2:3:4;下降延时的min:typ:max为3:4:5。 RHS中加延时(将产生语法错误) 由于线网类型没有记忆功能,assign 语句中给RHS加延时,将产生语法错误。如: ```verilog assign y = #2 ~a; assign y = #(2,3) ~a; assign y = #(2,3,4) ~a; assign y = #(2:3:...