///功能简介:使用Verilog编写的一个脉冲信号延时模块,延时时长可设定(小于输入脉冲周期),可精确到一个时钟周期//代码有详细注解,设计项目验证可用,原项目是对一个周期为2ms,高电平脉宽为5us的脉冲信号延时100us输出//
呵呵，首先，verilog里面没有所谓的指令，那是汇编程序里面的东西。在always中，如果你写的程序只是用来仿真，允许有延时语句，直接回“#5”，就是延迟5个时间单位。但如果你写的东西是要用来进行综合的，那就只能用计算器来延时了。当计算器计到某个值时，作为其它动作的条件。
(3)当按下 start 键,七段数码管熄灭,固定间隔一段时间(时长不做规定,例如 3s)之后, LED 指示灯点亮,计时器开始计数。计时器每 1ms 加 1,它的值以 XXX 的格式显 示在数码管上。 (4)被测试者看到 LED 指示灯点亮后,立即按下 stop 键,此时计时器暂停计数,数码 管显示的就是被测试者的反应时间。 (5...
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手眼协调是一种眼睛和手一起工作执行一项任务的能力,反应计时器电路能够测量一个 人在看见一种视觉刺激后,手的响应有多快。 实验要求: 1. 基本部分 (1)电路有三个输入按键:clear,start 和 stop,使用一个 LED 作为视觉刺激指示灯,在 七段数码管上显示相应的信息。 (2)当按下 clear 键时,电路回到初始状态,...