-uvmhome <path> :指定UVM安装目录。 +define+<macro> :定义宏,会覆盖源代码中的同名宏。 +incdir+<directory_name> :指定通过include语句声明的文件的搜索路径。 参考: Verdi的使用技巧-CSDN博客
后仿真的步骤很简单,首先修改一下file_list.f,改成吃网表和单元库: //Macro define+define+FSDB// Source//../src/cic_filter.v//../src/divider64.v// Netlist../icc/outputs/cic_filter_post_layout.v// Library../lib/verilog/smic18.v// Testbench../tb/tb_cic_filter.v 其次取消testbench中...
Sim options +define+<macro>,用来定义宏,如果source code中也有定义,则被覆盖 +incdir+<directoryname>,指定search path +libext+<extensionname>,指定verilog library的extension文件 -f <filename>.f,加载文件,其中包含source file和simulation option -i,使能interactive debug mode -ovm[-<version>],加载默认的...
+define+macro=value+ 定义一个宏,这个宏可以被代码中的`ifdef识别 -timescale=1ns/1ps 指定仿真时间精度 -o <filename> 指定编译生成的可执行文件名,默认为simv -l <filename> 指定vcs log文件名 -R 编译完成后,自动执行当前编译生成的可执行文件 -debug_all 编译时包含所有利用ucli和dve的调试信息 -debug...
+define+macro=value+ 预编译宏定义 -f filename RTL文件列表 +incdir+directory+ 添加include 文件夹 -I 进入交互界面 -l logfile文件名 -P pli.tab 定义PLI的列表(Tab)文件 +v2k 使用推荐的标准 -y 定义verilog的库 -notice 显示详尽的诊断信息 ...
+define+<macro>,用来定义宏,如果source code中也有定义,则被覆盖 +incdir+<directoryname>,指定search path +libext+<extensionname>,指定verilog library的extension文件 -f <filename>.f,加载文件,其中包含source file和simulation option -i,使能interactive debug mode ...
./macro_define.sv ./adder.v ./test.sv 最后就是需要一个Makefile文件了: #!/bin/make all: comp sim comp: vcs -full64 -timescale=1ns/1ps -V -R -sverilog -debug_access+all +vc +v2k -kdb -l vcs.log -f dut.f +define+DUMP_FSDB=1 ...
/bin/makeall:comp simcomp:vcs-full64 -timescale=1ns/1ps -V -R -sverilog \\ -debug_access+all +vc +v2k -kdb \\ -l vcs.log \\ -f dut.f +define+DUMP_FSDB=1 \\ -top testsim:./simv-l simv.logclean:rm-rf *~ core csrc simv* vc_hdrs.h ucli.key urg* *.log novas.* ...
./macro_define.sv ./adder.v ./test.sv 最后就是需要一个Makefile文件了: #!/bin/make all: comp sim comp: vcs -full64 -timescale=1ns/1ps -V -R -sverilog \ -debug_access+all +vc +v2k -kdb \ -l vcs.log \ -f dut.f +define+DUMP_FSDB=1 \ ...
运行 AI代码解释 //macro_define.sv`defineFFD1ns 我们需要再定义一个testbench文件: 代码语言:javascript 代码运行次数:0 运行 AI代码解释 //test.svmodule test;reg clk;reg rst;reg[9:0]A;reg[9:0]B;wire[10:0]C;initial begin rst=1;A=0;B=0;#1us;rst=0;#1us;A=10'd100;B=10'd200;#1us...